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1. (WO2007102116) ADRESSAGE SUR PUCE DE MEMOIRE POUR DES OPERATIONS EN BLOC
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/102116    N° de la demande internationale :    PCT/IB2007/050718
Date de publication : 13.09.2007 Date de dépôt international : 05.03.2007
CIB :
G06T 1/60 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
GEORGE, Tomson, G. [IN/IN]; (NL) (US Seulement).
THOMAS, Bijo [IN/IN]; (NL) (US Seulement).
GOPALAKRISHNAN, Ranjith [IN/IN]; (NL) (US Seulement)
Inventeurs : GEORGE, Tomson, G.; (NL).
THOMAS, Bijo; (NL).
GOPALAKRISHNAN, Ranjith; (NL)
Mandataire : PENNINGS, Johannes, F., M.; c/o NXP Semiconductors, IP Department, HTC 60 1.31 Prof Holstlaan 4, NL-5656 AG Eindhoven (NL)
Données relatives à la priorité :
06110716.5 06.03.2006 EP
Titre (EN) ADDRESSING ON CHIP MEMORY FOR BLOCK OPERATIONS
(FR) ADRESSAGE SUR PUCE DE MEMOIRE POUR DES OPERATIONS EN BLOC
Abrégé : front page image
(EN)A method for circularly accessing a plurality of memory addresses, using a sequence of values comprises determining a plurality of values, the number of values in the plurality of values being m, each value being represented by a predefined number of bits n. The method further comprises identifying in a register (20) of a processor, comprising a plurality of addressable bits ordered by significance, a sequence of m times n consecutive bits, thus having defined a set of m units (21, 22, 23, 24) of n consecutive bits each. It involves initializing each unit of the set of units with the bits representing a different value of the plurality of values, and rotating the identified bits of the register (20) with a number of bits equal to an integer multiple of n. The method also comprises reading a unit for obtaining a value represented by the unit.
(FR)La présente invention concerne un procédé destiné à accéder de façon circulaire à une pluralité d'adresses de mémoire, à l'aide d'une séquence de valeurs qui comprend la détermination d'une pluralité de valeurs et où le nombre de valeurs dans la pluralité de valeurs est m et chaque valeur étant représentée par un nombre prédéfini de bits n. Le procédé comprend également l'identification d'un processeur dans un registre (20), comprenant une pluralité de bits adressables ordonnés par signification, une séquence de fois m de bits consécutifs n, ayant ainsi défini un ensemble d'unités m (21, 22, 23, 24) de chaque bit consécutif n. Le procédé implique l'initialisation de chaque unité de l'ensemble des unités avec les bits représentant une valeur différente de la pluralité de valeurs, ainsi que la rotation des bits identifiés du registre (20) avec un nombre de bits égal à un multiple entier de n. Le procédé comprend également une unité de lecture servant à obtenir une valeur représentée par l'unité.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)