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1. (WO2007099666) CIRCUIT INTEGRE A SEMI-CONDUCTEURS, PROCEDE DE VERIFICATION DE PROGRAMME D'INSPECTION ET PROCEDE POUR VERIFIER LE RESULTAT DE REPARATION PAR CELLULE DE MEMOIRE REDONDANTE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/099666    N° de la demande internationale :    PCT/JP2006/319874
Date de publication : 07.09.2007 Date de dépôt international : 04.10.2006
Demande présentée en vertu du Chapitre 2 :    27.12.2007    
CIB :
G11C 29/56 (2006.01), G01R 31/28 (2006.01), G06F 11/22 (2006.01), G11C 29/12 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01), H03K 19/00 (2006.01)
Déposants : MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
TSUNOGAKI, Kenichi; (US Seulement).
OHTORI, Takashi; (US Seulement).
SUZUKI, Takeo; (US Seulement)
Inventeurs : TSUNOGAKI, Kenichi; .
OHTORI, Takashi; .
SUZUKI, Takeo;
Mandataire : MAEDA, Hiroshi; Osaka-Marubeni Bldg., 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Données relatives à la priorité :
2006-053327 28.02.2006 JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT, INSPECTION PROGRAM VERIFICATION METHOD, AND METHOD FOR VERIFYING REMEDY RESULT BY REDUNDANT MEMORY CELL
(FR) CIRCUIT INTEGRE A SEMI-CONDUCTEURS, PROCEDE DE VERIFICATION DE PROGRAMME D'INSPECTION ET PROCEDE POUR VERIFIER LE RESULTAT DE REPARATION PAR CELLULE DE MEMOIRE REDONDANTE
(JA) 半導体集積回路、検査プログラムの検証方法、及び冗長メモリセルによる救済結果の検証方法
Abrégé : front page image
(EN)It is possible to effectively verify an inspection program. An inspection program verifying method includes: a step for setting a semiconductor integrated circuit having a selector for selecting a pseudo-defective signal according to a control signal not to select a pseudo-defective signal; a first inspection step for executing an inspection program to inspect the semiconductor integrated circuit; a step for judging whether the semiconductor integrated circuit is good according to the inspection result in the first inspection step; a step for setting the semiconductor integrated circuit to select a pseudo-defective signal if the semiconductor integrated circuit is judged to be good; a second inspection step for executing the inspection program to inspect the semiconductor integrated circuit which has been set to select a pseudo-defective signal; and a step for judging whether the inspection result of the second inspection step is correct. If the inspection result of the second inspection step is judged to be correct, the inspection program can be judged to be good.
(FR)La présente invention permet de vérifier efficacement un programme d'inspection. Un procédé de vérification de programme d'inspection comprend : - une étape pour paramétrer un circuit intégré à semi-conducteurs ayant un sélecteur pour sélectionner un signal pseudo-défectueux en fonction d'un signal de commande pour ne pas sélectionner un signal pseudo-défectueux, - une première étape d'inspection pour exécuter un programme d'inspection pour inspecter le circuit intégré à semi-conducteurs, - une étape pour évaluer si le circuit intégré à semi-conducteurs est bon en fonction du résultat d'inspection dans la première étape d'inspection, - une étape pour régler le circuit intégré à semi-conducteurs pour sélectionner un signal pseudo-défectueux si le circuit intégré à semi-conducteurs est jugé bon, - une seconde étape d'inspection pour exécuter le programme d'inspection et inspecter le circuit intégré à semi-conducteurs qui a été réglé pour sélectionner un signal pseudo-défectueux, - une étape pour évaluer si oui le résultat d'inspection de la seconde étape d'inspection est correct. Si le résultat d'inspection de la seconde étape d'inspection est jugé correct, le programme d'inspection peut être jugé bon.
(JA) 検査プログラムの検証を効率よく行う。検査プログラムの検証方法であって、擬似不良信号を制御信号に従って選択するセレクタを有する半導体集積回路に、擬似不良信号を選択しないように設定する工程と、検査プログラムを実行して半導体集積回路に検査を行う第1の検査工程と、第1の検査工程における検査結果から、半導体集積回路が良品であるか否かを判断する工程と、半導体集積回路が良品であると判定された場合に、半導体集積回路に擬似不良信号を選択するように設定する工程と、検査プログラムを実行して、擬似不良信号を選択するように設定された半導体集積回路に検査を行う第2の検査工程と、第2の検査工程における検査結果が正しいか否かを判断する工程とを備える。第2の検査工程における検査結果が正しいと判断された場合には検査プログラムが合格であると判定する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)