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1. (WO2007087620) DISPOSITIF A SEMI-CONDUCTEUR EXTRA-PLAT DOTE D'UN SUBSTRAT A CAVITE PARTIELLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/087620    N° de la demande internationale :    PCT/US2007/061088
Date de publication : 02.08.2007 Date de dépôt international : 26.01.2007
CIB :
H01L 23/12 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, M/S 3999, Dallas, TX 75248-5474 (US) (Tous Sauf US).
GERBER, Mark A. [US/US]; (US) (US Seulement).
WACHTLER, Kurt P. [US/US]; (US) (US Seulement).
CASTRO, Abraham M. [US/US]; (US) (US Seulement)
Inventeurs : GERBER, Mark A.; (US).
WACHTLER, Kurt P.; (US).
CASTRO, Abraham M.; (US)
Mandataire : FRANZ, Warren L.; Texas Instruments Incorporated, P.O. Box 655474, M/S 3999, Dallas, Texas 75265-5474 (US)
Données relatives à la priorité :
60/762,550 26.01.2006 US
11/376,394 15.03.2006 US
Titre (EN) LOW PROFILE SEMICONDUCTOR SYSTEM HAVING A PARTIAL-CAVITY SUBSTRATE
(FR) DISPOSITIF A SEMI-CONDUCTEUR EXTRA-PLAT DOTE D'UN SUBSTRAT A CAVITE PARTIELLE
Abrégé : front page image
(EN)A system (100), which has an electrically insulating substrate (101) with a thickness, a first, and a second surface. Electrically conductive paths (110) extend through the insulating body from the first to the second surface and have exit ports (120) at the end of the conductive paths on the first and the second surface. A cavity (130) extends downwardly from the first surface to a depth less than the thickness; the bottoms of the cavity and the first substrate surface have contact pads (141). The substrate further has electrically conductive lines (150) between the first and the second surface and under the cavity, contacting the paths. The system includes a stack of semiconductor chips (160, 170) with bond pads; one chip is attached to the bottom of the cavity and one chip is electrically connected to substrate contact pads.
(FR)La présente invention concerne un dispositif (100) comprenant un substrat électriquement isolant (101) ayant une épaisseur ainsi qu'une première et une seconde surface. Des chemins électriquement conducteurs (110) traversent le corps isolant de la première à la seconde surface et comportent des orifices de sortie (120) à l'extrémité des chemins conducteurs sur la première et la seconde surface. Une cavité (130) est formée en creux dans la première surface sur une profondeur inférieure à l'épaisseur, les fonds de la cavité et de la première surface du substrat comprenant des plots de contact (141). Le substrat comporte également des lignes conductrices (150) entre la première et la seconde surface et sous la cavité, en contact avec les chemins. Le dispositif comprend des puces à semi-conducteur superposées (160, 170) avec des aires de soudure, une puce étant reliée au fond de la cavité et une autre étant reliée aux plots de contact du substrat.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)