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1. (WO2006116466) SONOS A STI AUTO-ALIGNES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/116466    N° de la demande internationale :    PCT/US2006/015759
Date de publication : 02.11.2006 Date de dépôt international : 24.04.2006
CIB :
H01L 21/8247 (2006.01), H01L 27/105 (2006.01), H01L 21/762 (2006.01)
Déposants : SPANSION LLC [US/US]; One AMD Place, Mail Stop 68, P.O. Box 3453, Sunnyvale, California 94088-3453 (US) (Tous Sauf US).
SHIRAIWA, Hidehiko [JP/US]; (US) (US Seulement).
RANDOLPH, Mark [US/US]; (US) (US Seulement).
SUN, Yu [US/US]; (US) (US Seulement)
Inventeurs : SHIRAIWA, Hidehiko; (US).
RANDOLPH, Mark; (US).
SUN, Yu; (US)
Mandataire : JAIPERSHAD, Rajendra; One AMD Place, Mail Stop 68, P.O. Box 3453, Sunnyvale, California 94088-3453 (US)
Données relatives à la priorité :
11/113,509 25.04.2005 US
Titre (EN) SELF-ALIGNED STI SONOS
(FR) SONOS A STI AUTO-ALIGNES
Abrégé : front page image
(EN)Methods (300,350) are disclosed for fabricating shallow isolation trenches and structures in multi- bit SONOS flash memory devices. One method aspect (300) comprises forming (310) a multi-layer dielectric-charge trapping-dielectric stack (420) over a substrate (408) of the wafer (402), for example, an ONO stack (420), removing (312) the multi-layer dielectric-charge trapping-dielectric stack (420) in a periphery region (406) of the wafer (402), thereby defining a multi-layer dielectric-charge trapping- dielectric stack (420) in a core region (404) of the wafer (402). The method (300) further comprises forming (314) a gate dielectric layer (426) over the periphery region (406) of the substrate (408), forming (316) a first polysilicon layer (428) over the multi-layer dielectric-charge trapping-dielectric stack (420) in the core region (402) and the gate dielectric (426) in the periphery region (406), then concurrently forming (318) an isolation trench (438) in the substrate (408) in the core region (404) and in the periphery region (406). Thereafter, the isolation trenches are filled (326) with a dielectric material (446), and a second polysilicon layer (452) that is formed (332) over the first polysilicon layer (428) and the filled trenches (438), forming an self-aligned STI structure (446). The method (300) avoids ONO residual stringers at STI edges in the periphery region, reduces active region losses, reduces thinning of the periphery gate oxide and the ONO at the STI edge, and reduces dopant diffusion during isolation implantations due to reduced thermal process steps.
(FR)L'invention concerne des procédés (300,350) pour réaliser des tranchées et structures isolantes peu profondes dans des dispositifs de mémoire flash SONS à bits multiples. Un aspect (300) du procédé consiste à former (310) une pile diélectrique de capture de charge diélectrique multicouches (420) par-dessus un substrat (408) de la tranche (402), par exemple, une pile ONO (420), enlever (312) la pile diélectrique de capture de charge diélectrique multicouches (420) dans une région périphérique (406) de la tranche (402), définissant ainsi une pile diélectrique de capture de charge diélectrique multicouches (420) dans une région de noyau (404) de la tranche (402). Le procédé (300) consiste ensuite à former (314) une couche diélectrique de gâchette (426) par-dessus la région périphérique (406) du substrat (408), former (316) une première couche de polysilicium (428) par-dessus la pile diélectrique de capture de charge diélectrique multicouches (420) dans la région de noyau (402) et la couche diélectrique de gâchette (426) dans la région périphérique (406), puis à former simultanément (318) une tranchée isolante (438) dans le substrat (408) dans la région de noyau (404) et dans la région périphérique (406). Les tranchées isolantes sont ensuite remplies (326) avec un matériau diélectrique (446), et une deuxième couche de polysilicium (452) est formée (332) par-dessus la première couche de polysilicium (428) et les tranchées remplies (438), de manière à former une structure STI auto-alignée (446). La procédure (300) évite l'apparition des inclusions résiduelles ONO sur les bords de STI dans la région périphérique, réduit les pertes de région active, réduit l'amincissement de l'oxyde de gâchette périphérique et l'ONO au bord de STI et réduit la diffusion du dopant pendant les implantations de l'isolation grâce à la réduction du nombre de stades de traitement thermique.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)