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1. (WO2006049331) DISPOSITIF DE CALCUL PARALLELE SIMD, ELEMENT DE TRAITEMENT ET PROCEDE DE COMMANDE DE DISPOSITIF DE CALCUL PARALLELE SIMD
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/049331    N° de la demande internationale :    PCT/JP2005/020681
Date de publication : 11.05.2006 Date de dépôt international : 04.11.2005
CIB :
G06F 9/38 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
KYOU, Shourin [JP/JP]; (JP) (US Seulement)
Inventeurs : KYOU, Shourin; (JP)
Mandataire : MATSUMOTO, Masao; 36-10, Nishi-Ikebukuro 2-chome Toshima-ku, Tokyo 1710021 (JP)
Données relatives à la priorité :
2004-322735 05.11.2004 JP
Titre (EN) SIMD PARALLEL COMPUTING DEVICE, PROCESSING ELEMENT, AND SIMD PARALLEL COMPUTING DEVICE CONTROL METHOD
(FR) DISPOSITIF DE CALCUL PARALLELE SIMD, ELEMENT DE TRAITEMENT ET PROCEDE DE COMMANDE DE DISPOSITIF DE CALCUL PARALLELE SIMD
(JA) SIMD型並列演算装置、プロセッシング・エレメント、SIMD型並列演算装置の制御方式
Abrégé : front page image
(EN)An SIMD arithmetic processing device having a processing element based on the VLIW method and capable of simultaneously executing instruction streams by means of one sequencer. The SIMD arithmetic processing device is composed of a PE array (109) composed of PEs based on a k-way VLIW method enabling simultaneous execution of at most k instructions and a sequencer CP (103) for controlling the PE array (109). The CP broadcasts, in addition to k instruction codes (104), an instruction selection information code X (106) to the PEs. Each VLIW PE has a W (W≥k)-bit mask register MR (101), an instruction selection circuit SEL (100) for restoring at most instruction streams from the instruction codes (104) broadcast from the CP, and an instruction selection control unit SU (102) for generating an instruction selection control signal CX (107) for controlling the instruction selection circuit SEL (100) according to the mask register MR (101) and the instruction selection information code X (106).
(FR)Dispositif de traitement arithmétique SIMD ayant un élément de traitement basé sur le procédé VLIW et susceptible d’exécuter simultanément des flux d’instructions au moyen d’un séquenceur. Le dispositif de traitement arithmétique SIMD est composé d’un ensemble PE (109) composé de PE basés sur un procédé VLIW à k critères permettant une exécution simultanée d’au plus k instructions et d’un séquenceur CP (103) pour commander l’ensemble PE (109). Le CP diffuse, en plus des k codes d’instructions (104), un code d’informations de sélection d’instructions X (106) aux PE. Chaque PE VLIW a un registre de masque à W bits (W ≥ k) MR (101), un circuit de sélection d’instructions SEL (100) pour restaurer au plus des flux d’instructions provenant des codes d’instructions (104) diffusés à partir du CP, et une unité de commande de sélection d’instructions SU (102) pour générer un signal de commande de sélection d’instructions CX (107) pour commander le circuit de sélection d’instructions SEL (100) selon le registre de masque MR (101) et le code d’informations de sélection d’instructions X (106).
(JA)一つのシーケンサで複数の命令流を同時に実行することができるVLIW方式に基づくプロセッシングエレメントを有するSIMD方式の演算処理装置であって、最大k個の命令を同時実行できるkウェイVLIW方式に基づくPEで構成されたPEアレイ109と、それを制御する一つのシーケンサCP103で構成され、CPはk個の命令コード104以外に、命令選択情報コードX106を各PEに放送する。各VLIW型PEは、W(但しW≧k)ビットのマスクレジスタMR101、CPから放送された命令コード104の中から最大k個の命令流に復元するための命令選択回路SEL100、マスクレジスタMR101と命令選択情報コードX106を元に命令選択回路SEL100を制御する命令選択制御信号CX107を生成するための命令選択制御ユニットSU102とを有する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)