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1. (WO2006044349) DISPOSITIFS A SUBSTRATS PLANAIRES PRESENTANT DES FINFETS INTEGRES ET PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/044349    N° de la demande internationale :    PCT/US2005/036471
Date de publication : 27.04.2006 Date de dépôt international : 11.10.2005
CIB :
H01L 29/04 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NJ 10504 (US) (Tous Sauf US).
ANDERSON, Brent, A. [US/US]; (US) (US Seulement).
NOWAK, Edward, J. [US/US]; (US) (US Seulement).
RANKIN, Jed, H. [US/US]; (US) (US Seulement)
Inventeurs : ANDERSON, Brent, A.; (US).
NOWAK, Edward, J.; (US).
RANKIN, Jed, H.; (US)
Mandataire : SABO, William, D.; International Business Machines Corporation, Intellectual Property Law - Zip 972E, 1000 River Street, Essex Junction, VT 05452 (US)
Données relatives à la priorité :
10/711,974 18.10.2004 US
Titre (EN) PLANAR SUBSTRATE DEVICES INTEGRATED WITH FINFETS AND METHOD OF MANUFACTURE
(FR) DISPOSITIFS A SUBSTRATS PLANAIRES PRESENTANT DES FINFETS INTEGRES ET PROCEDE DE FABRICATION
Abrégé : front page image
(EN)A planar substrate device (100) integrated with fin field effect transistors (FinFETs) and a method of manufâcture comprises a silicon-on-insulator (SOI) wafer (101) comprising a substrate (103); a buried insulator layer (105) over the substrate (103); and a semiconductor layer (115) over the buried insulator layer (105). The structure (100) further comprises a FinFET (130) over the buried insulator layer (105) and a field effect transistor (FET) (131) integrated in the substrate (103), wherein the FET (127) gate is planar to the FinFET gate (125). The structure (100) further comprises retrograde well regions (104, 106, 108, 110) configured in the substrate (103). In one embodiment, the structure (100) further comprises a shallow trench isolation region (111) configured in the substrate (103).
(FR)L'invention concerne un dispositif à substrat planaire (100) présentant des transistors à effet de champ à ailettes (FinFET) ainsi qu'un procédé de fabrication. Ledit dispositif comprend une plaquette à base de silicium sur isolant (SOI) (101) comprenant un substrat (103) ; une couche d'isolant enterrée (105) sur le substrat (103) ; et une couche semi-conductrice (115) sur la couche d'isolant enterrée (105). La structure (100) comprend également un FinFET (130) sur la couche d'isolant enterrée (105) et un transistor à effet de champ (FET) (131) intégré dans le substrat (103), la grille du FET (127) est planaire par rapport à la grille du FinFET (125). La structure (100) comprend également des régions de puits rétrogrades (104, 106, 108, 110) conçues dans le substrat (103). Dans un mode de réalisation, la structure (100) comprend en outre une région d'isolation par tranchées peu profondes (111) conçue dans le substrat (103).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)