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1. (WO2006040633) DISPOSITIF DE MEMOIRE A SEMI-CONDUCTEURS AVEC DES TRANSISTORS MOS COMPRENANT CHACUN UNE GRILLE FLOTTANTE ET UNE GRILLE DE COMMANDE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/040633    N° de la demande internationale :    PCT/IB2005/002924
Date de publication : 20.04.2006 Date de dépôt international : 30.09.2005
CIB :
G11C 8/08 (2006.01), G11C 8/10 (2006.01), G11C 16/08 (2006.01), G11C 16/12 (2006.01)
Déposants : KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP) (Tous Sauf US).
KANDA, Kazushige [JP/JP]; (US Seulement).
UMEZAWA, Akira [JP/JP]; (US Seulement).
KAKIZOE, Kazuhiko [JP/JP]; (US Seulement).
HASHIBA, Yoshiaki [JP/JP]; (US Seulement).
HIRATA, Yoshiharu [JP/JP]; (US Seulement)
Inventeurs : KANDA, Kazushige; .
UMEZAWA, Akira; .
KAKIZOE, Kazuhiko; .
HASHIBA, Yoshiaki; .
HIRATA, Yoshiharu;
Mandataire : SUZUYE, Takehiko; c/o Suzuye & Suzuye, 1-12-9, Toranomon, Minato-ku, Tokyo 105-0001 (JP)
Données relatives à la priorité :
2004-300769 14.10.2004 JP
Titre (EN) SEMICONDUCTOR MEMORY DEVICE WITH MOS TRANSISTORS EACH HAVING FLOATING GATE AND CONTROL GATE
(FR) DISPOSITIF DE MEMOIRE A SEMI-CONDUCTEURS AVEC DES TRANSISTORS MOS COMPRENANT CHACUN UNE GRILLE FLOTTANTE ET UNE GRILLE DE COMMANDE
Abrégé : front page image
(EN)A semiconductor memory device includes a memory cell array (10), word lines (WL), and a row decoder (20). The memory cell array (10) includes memory cells (MC) arranged in a matrix. The memory cell (MC) includes a first MOS transistor (MT) having a charge accumulation layer (210) and a control gate (230) and a second MOS transistor (ST). The word line (WL) connects the control gates (230) of the first MOS transistors (MT). The row decoder (20) includes a first address decode circuit (141), a second address decode circuit (142), and a transfer gate (150). The first address decode circuit (141) decodes m bits in a n bit row address signal (m and n are a natural number satisfying the expression m < n). The second address decode circuit (142) decodes (n - m) bits in the row address signal. The transfer gate (150) supplies the output of the first address decode circuit (141) to the word line (WL) according to the output of the second address decoded circuit (142).
(FR)La présente invention a trait à un dispositif de mémoire à semi-conducteurs comportant un réseau de cellules de mémoire (10) des canaux mots (WL), et un décodeur de ligne (20). Le réseau de cellules de mémoire (10) comprend des cellules de mémoire (MC) disposées dans une matrice. La cellule de mémoire (MC) comprend un premier transistor MOS (MT) comportant une couche d'accumulation de charge (210) et une grille de commande (230) et un deuxième transistor MOS (ST). Le canal mot (WL) relie les grilles de commande (230) des premiers transistors MOS (MT). Le décodeur de ligne (20) comprend un premier circuit de décodage d'adresses (141), un deuxième circuit de décodage d'adresses (142), et une grille de transfert (150). Le premier circuit de décodage d'adresses (141) assure le décodage de m bits dans un signal d'adresses de rangée à n bits (m et n sont des nombres naturels satisfaisant l'expression m < n). Le deuxième circuit de décodage d'adresses (142) assure le décodage de (n - m) bits dans le signal d'adresses de rangée. La grille de transfert (150) fournit la sortie du premier circuit de décodage d'adresses (141) au canal mot (WL) en fonction de la sortie du deuxième circuit de décodage d'adresses (142).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)