WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2006029280) JFET VERTICAL UTILISE POUR UN COMPOSANT SELECTIF DANS UN RESEAU DE MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2006/029280    N° de la demande internationale :    PCT/US2005/032027
Date de publication : 16.03.2006 Date de dépôt international : 07.09.2005
CIB :
H01L 27/10 (2006.01), H01L 27/098 (2006.01)
Déposants : SPANSION LLC [US/US]; One AMD Place, Mail Stop 68, P.O. Box 3453, Sunnyvale, CA 94088-3453 (US) (Tous Sauf US).
BILL, Colin, S. [GB/US]; (US) (US Seulement).
VANBUSKIRK, Michael, A. [US/US]; (US) (US Seulement)
Inventeurs : BILL, Colin, S.; (US).
VANBUSKIRK, Michael, A.; (US)
Mandataire : LAM, Christine, S.; One AMD Place, Mail Stop 68, P.O. Box 3453, Sunnyvale, CA 94088-3453 (US)
Données relatives à la priorité :
10/935,301 07.09.2004 US
Titre (EN) VERTICAL JFET AS USED FOR SELECTIVE COMPONENT IN A MEMORY ARRAY
(FR) JFET VERTICAL UTILISE POUR UN COMPOSANT SELECTIF DANS UN RESEAU DE MEMOIRE
Abrégé : front page image
(EN)Systems and methods are disclosed that facilitate providing a selective functionality to a polymer memory cell (602) in a memory array while increasing device density in the memory cell array. A vertical JFET (400, 500, 604, 700, 800, 900) is described to which voltages can be selectively applied to control internal current flow there through, which in turn can be employed to manipulate the state of a polymer memory cell (602) coupled to the vertical JFET (400, 500, 604, 700, 800, 900). By mitigating gaps between gates (402, 504, 606, 704, 804, 906), or wordlines (606, 906), and drains (404, 506, 706, 806) of the vertical JFETs (400, 500, 604, 700, 800, 900), feature size can be reduced to permit increased device density. Furthermore, vertical JFETs (400, 500, 604, 700, 800, 900) in the array can be coupled to gates (402, 504, 606, 704, 804, 906) on only two opposite sides, permitting the JFETs (400, 500, 604, 700, 800, 900) to be arranged without gate crossbars between them, further increasing device density. In this manner, the present invention provides switching characteristics to a memory cell and overcomes problematic bulkiness associated with conventional MOS devices.
(FR)L'invention concerne des systèmes et procédés qui facilitent l'attribution d'une fonctionnalité sélective à une cellule de mémoire polymère (602) dans un réseau de mémoire et augmentent la densité des dispositifs dans le réseau de cellules de mémoire. Dans un JFET vertical (400, 500, 604, 700, 800, 900), on peut appliquer des tensions sélectivement de manière à commander le courant interne qui le traverse, ce qui peut servir à manipuler l'état d'une cellule de mémoire polymère (602) couplée au JFET vertical (400, 500, 604, 700, 800, 900). En réduisant les intervalles entre les portes (402, 504, 606, 704, 804, 906) ou les canaux mots (606, 906) et les drains (404, 506, 706, 806) des JFET verticaux (400, 500, 604, 700, 800, 900), on peut réduire la taille d'un article, ce qui permet d'obtenir une densité de dispositifs plus importante. En outre, les JFET verticaux (400, 500, 604, 700, 800, 900) dans le réseau peuvent être couplés aux portes (402, 504, 606, 704, 804, 906) des deux côtés opposés uniquement, ce qui permet de ménager les JFET (400, 500, 604, 700, 800, 900) sans réseaux matriciels de portes entre eux et augmenter ainsi davantage la densité des dispositifs. De cette manière, la présente invention permet de conférer des caractéristiques de commutation à une cellule de mémoire et de résoudre le problème d'encombrement associé aux dispositifs MOS traditionnels.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)