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1. (WO2005010982) OPTIMISATION DES TENSIONS D'UN TRANSISTOR PMOS PRESENTANT DES ZONES DE JONCTION ELEVEES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/010982    N° de la demande internationale :    PCT/US2003/039913
Date de publication : 03.02.2005 Date de dépôt international : 15.12.2003
CIB :
H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 29/78 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US)
Inventeurs : BOHR, Mark; (US).
GHANI, Tahir; (US).
CEA, Stephen; (US).
MISTRY, Kaizad; (US).
AUTH, Christopher; (US).
ARMSTRONG, Mark; (US).
ZAWADZKI, Keith; (US)
Mandataire : MALLIE, Michael, J.; Blakely Sokoloff Taylor & Zafman, 7th floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025 (US)
Données relatives à la priorité :
10/608,870 27.06.2003 US
Titre (EN) PMOS TRANSISTOR STRAIN OPTIMIZATION WITH RAISED JUNCTION REGIONS
(FR) OPTIMISATION DES TENSIONS D'UN TRANSISTOR PMOS PRESENTANT DES ZONES DE JONCTION ELEVEES
Abrégé : front page image
(EN)Optimal strain in the channel region of a PMOS transistor is provided by silicon alloy material in the junction regions of the device in a non-planar relationship with the surface of the substrate. The silicon alloy material, the dimensions of the silicon alloy material, as well as the non-planar relationship of the silicon alloy material with the surface of the substrate are selected so that the difference between the lattice spacing of the silicon alloy material and of the substrate causes strains in the silicon alloy material below the substrate surface, as well as above the substrate surface, to affect an optimal silicon alloy induced strain in the substrate channel. In addition, the non-planar relationship may be selected so that any strains caused by different lattice spaced layers formed over the silicon alloy material have a reduced effect on the strain in the channel region.
(FR)L'invention concerne la tension optimale obtenue dans la zone de canal d'un transistor PMOS grâce à un matériau en alliage de silicium dans les zones de jonction du dispositif, dans une relation non planaire par rapport à la surface du substrat. Le matériau en alliage de silicium, les dimensions du matériau en alliage de silicium, ainsi que la relation non planaire du matériau en alliage de silicium avec la surface du substrat, sont sélectionnés de manière que la différence entre l'espacement de réseau du matériau en alliage de silicium et le substrat crée des tensions dans le matériau en alliage de silicium en dessous de la surface du substrat, ainsi qu'au-dessus de la surface du substrat, de manière à affecter la tension optimale induite par l'alliage de silicium dans le canal du substrat. La relation non planaire peut être, de plus, sélectionnée de manière qu'une tension quelconque générée par différentes couches espacées du réseau, formées sur le matériau en alliage de silicium, ait un effet réduit sur la tension de la zone de canal.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)