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1. (WO2005010934) STRUCTURE DE CIRCUIT INTEGRE A TROIS DIMENSIONS ET PROCEDE POUR LA PRODUIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/010934    N° de la demande internationale :    PCT/US2004/020122
Date de publication : 03.02.2005 Date de dépôt international : 23.06.2004
CIB :
H01L 21/30 (2006.01), H01L 21/301 (2006.01), H01L 21/46 (2006.01), H01L 31/072 (2006.01)
Déposants : LEE, Sang-Yun [KR/US]; (US)
Inventeurs :
Mandataire : WERNER, Raymond, J.; 2056 NW Aloclek Drive, Suite 314, Hillsboro, OR 97124 (US)
Données relatives à la priorité :
10-2003-0040920 24.06.2003 KR
10-2003-0047515 12.07.2003 KR
Titre (EN) THREE-DIMENSIONAL INTEGRATED CIRCUIT STRUCTURE AND METHOD OF MAKING SAME
(FR) STRUCTURE DE CIRCUIT INTEGRE A TROIS DIMENSIONS ET PROCEDE POUR LA PRODUIRE
Abrégé : front page image
(EN)A plurality of vertically oriented semiconductor devices (111, 112, 113) are physically separated from each other, and are not disposed within a same semiconductor body, or semiconductor substrate. The devices (111, 112, 113) may be added to a separately fabricated substrate (103) as a thin layer including several doped semiconductor regions which, subsequent to attachment, are etch to produce individual doped stacked structures. Alternatively the devices (111, 112, 113) may be fabricated prior to attachment to the substrate (103). The doped stacked structures my form the basis for diodes, capacitors and transistor devices, wherein stackable add-on layers may include interconnect lines (132).
(FR)Selon la présente invention, des dispositifs à semi-conducteur à orientation verticale peuvent être ajoutés à un substrat produit de manière séparée, qui comprend des dispositifs électriques et/ou des interconnexions. La pluralité de dispositifs à semi-conducteur à orientation verticale sont physiquement séparés les uns des autres et ne se trouvent pas dans le même corps ou substrat de semi-conducteur. Cette pluralité de dispositifs à semi-conducteur à orientation verticale peut être ajoutée au substrat produit de manière séparée sous forme de couche mince comprenant plusieurs régions de semi-conducteur dopées qui, après liaison, sont gravées afin de produire des structures d'empilement dopées individuelles. En variante, la pluralité de dispositifs à semi-conducteur à orientation verticale peut être produite avant liaison au substrat produit de manière séparée. Les structures d'empilement dopées peuvent constituer la base de diodes, de condensateurs, de MOSFET n, de MOSFET p, de transistors bipolaires et de transistors à grille flottante. Des dispositifs de mémoire ferroélectriques, des dispositifs de mémoire ferromagnétiques et des dispositifs de changement de phase à base de chalcogénure peuvent être produits sous forme de couche empilable à ajouter, conçue pour être utilisée avec un substrat produit de manière séparée. Ces couches empilables à ajouter peuvent présenter des lignes d'interconnexion.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)