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Paramétrages

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1. WO2005008893 - CIRCUIT INTEGRE SEMICONDUCTEUR

Numéro de publication WO/2005/008893
Date de publication 27.01.2005
N° de la demande internationale PCT/JP2003/009030
Date du dépôt international 16.07.2003
CIB
H03K 19/173 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
19Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
02utilisant des éléments spécifiés
173utilisant des circuits logiques élémentaires comme composants
CPC
G11C 7/1075
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1075for multiport memories each having random access ports and serial ports, e.g. video RAM
H03K 19/1776
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
02using specified components
173using elementary logic circuits as components
177arranged in matrix form
17748Structural details of configuration resources
1776for memories
Déposants
  • INNOTECH CORPORATION [JP/JP]; 17-6, Shinyokohama 3-chome, Kouhoku-ku Yokohama-shi, Kanagawa 222-8580, JP (AllExceptUS)
  • SATO, Masayuki [JP/JP]; JP (UsOnly)
Inventeurs
  • SATO, Masayuki; JP
Mandataires
  • KOBAYASHI, Kazunori; Taiyoseimei-otsuka Bldg., 3F 25-1, Kita-otsuka 2-chome Toshima-ku, Tokyo 170-0004, JP
Données relatives à la priorité
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTEGRE SEMICONDUCTEUR
(JA) 半導体集積回路
Abrégé
(EN)
A semiconductor integrated circuit is formed by a plurality of memory blocks (11). Each of the memory blocks (11) are surrounded by four sides (12a to 12d). Address input terminals (A0 to A11) and data I/O terminals (D0 to D11) are provided for each side. When two adjacent memory blocks (11) are a first and a second memory block (11), the address input terminals (A0 to A2) arranged on the side (12a) of the first memory block are respectively connected to the data I/O terminals (D8 to D6) of the opposing side of the second memory block (11). The data I/O terminals (D0 to D2) arranged on the side (12a) of the first memory block (11) are respectively connected to the address input terminals (A8 to A6) of the opposing side of the second memory block (11). Each memory block (11) constitutes a flexible variable logical cell. A desired logical circuit is formed by these variable logical cells.
(FR)
L'invention concerne un procédé de fabrication d'un dispositif de dosage multiple de produit chimique en poudre. Ce procédé permet d'augmenter la productivité et d'empêcher la production de produits défectueux, causée par l'assemblage des composants dudit dispositif, par le remplissage au moyen de produits chimiques en poudre et par l'inspection des composants après l'assemblage sur une ligne de production automatique. Ce procédé se caractérise en ce qu'il consiste : à insérer un filtre (12) dans la partie d'ajustement de filtre (11a) d'un récipient (10) ; à insérer un tube intérieur (15) dans un corps de récipient (10) ; à remplir de produits chimiques en poudre ledit récipient à travers une partie ouverture en forme d'anneau située entre l'ouverture supérieure du récipient et le tube intérieur ; à ajuster un couvercle intérieur (19) sur le récipient et le tube intérieur ; à ajuster une buse (20) sur ledit récipient et à la raccorder au tube intérieur ; et à inspecter l'assemblage ainsi formé.
(JA)
本半導体集積回路は、複数個のメモリブロック(11)から構成されている。各メモリブロック(11)は、四辺(12a~12d)で囲まれ、各辺(12a~12d)毎にアドレス入力端子(A0~A11)およびデータ入出力端子(D0~D11)が設けられている。隣接する2つのメモリブロック(11)を第1および第2のメモリブロック(11)とすると、第1のメモリブロック(11)の辺(12a)に設けられたアドレス入力端子(A0~A2)が、第2のメモリブロック(11)の対向する辺のデータ入出力端子(D8~D6)にそれぞれ接続されている。第1のメモリブロック(11)の辺(12a)に設けられたデータ入出力端子(D0~D2)は、第2のメモリブロック(11)の対向する辺のアドレス入力端子(A8~A6)にそれぞれ接続されている。各メモリブロック(11)は、フレキシブルな可変論理セルを構成する。これらの可変論理セルによって所望の論理回路が形成される。
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