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Paramétrages

Paramétrages

1. WO2005008736 - SRAM 1T1C

Numéro de publication WO/2005/008736
Date de publication 27.01.2005
N° de la demande internationale PCT/US2004/022506
Date du dépôt international 14.07.2004
Demande présentée en vertu du Chapitre 2 14.01.2005
CIB
G11C 11/24 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
24utilisant des condensateurs
CPC
G11C 11/406
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
406Management or control of the refreshing or charge-regeneration cycles
G11C 11/40603
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
406Management or control of the refreshing or charge-regeneration cycles
40603Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
G11C 11/40615
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
406Management or control of the refreshing or charge-regeneration cycles
40615Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
G11C 11/40618
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
406Management or control of the refreshing or charge-regeneration cycles
40618Refresh operations over multiple banks or interleaving
G11C 2207/2218
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2207Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
22Control and timing of internal memory operations
2218Late write
G11C 2211/4065
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2211Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
401Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
406Refreshing of dynamic cells
4065Low level details of refresh operations
Déposants
  • ZMOS TECHNOLOGY, INC. [US/US]; 1290 Oakmead Parkway, Suite 318 Sunnyvale, CA 94085, US (AllExceptUS)
  • SOHN, Jeong-Duk [KR/US]; US (UsOnly)
Inventeurs
  • SOHN, Jeong-Duk; US
Mandataires
  • O'BANION, John, P.; O'BANION & RITCHEY LLP Suite 1550 400 Capital Mall Sacramento, CA 95814, US
Données relatives à la priorité
60/487,50814.07.2003US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) 1T1C SRAM
(FR) SRAM 1T1C
Abrégé
(EN)
Memory circuits and methods are described providing an interface with high density dynamic memory (DRAM), such 1T1C (1 transistor and 1 capacitor) memory cells, providing full compatibility with static memory (SRAM). The circuitry overcomes the shortcomings with DRAM, such as associated with the restore and refresh operations, which have prevented full utilization of DRAM cores with SRAM compatible devices. The circuit can incorporate a number of inventive aspects, either singly or more preferably in combination, including a pulsed word line structure for limiting the maximum page mode cycle time, an address duration compare function with optional address buffering, and a late write function wherein the write operation commences after the write control signals are disabled.
(FR)
L'invention concerne des circuits de mémoire et des procédés qui permettent d'obtenir une interface avec une mémoire dynamique haute densité (DRAM), tels que des cellules de mémoire 1T1C (1 transistor et 1 condensateur), et d'obtenir une compatibilité totale avec une mémoire statique (SRAM). Ces circuits permettent de résoudre les problèmes liés à la DRAM, tels que ceux associés aux opérations de restauration et de rafraîchissement, lesquels empêchaient jusqu'à présent une pleine utilisation des tores de DRAM avec des dispositifs compatibles avec une SRAM. Lesdits circuits peuvent présenter divers aspects, individuellement ou de préférence en combinaison, notamment une structure de canal mot impulsionnelle destinée à limiter le temps de cycle maximum en mode page, une fonction de comparaison de durée d'adresse avec mise en mémoire tampon optionnelle d'adresse, ainsi qu'une fonction d'écriture tardive selon laquelle l'opération d'écriture commence après la désactivation des signaux de commande d'écriture.
Également publié en tant que
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