Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

1. WO2005006413 - MODIFICATION DE LA VITESSE DE GRAVURE D'UN SEMI-CONDUCTEUR

Numéro de publication WO/2005/006413
Date de publication 20.01.2005
N° de la demande internationale PCT/US2004/020602
Date du dépôt international 24.06.2004
CIB
H01L 21/306 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV de la classification périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
302pour changer leurs caractéristiques physiques de surface ou leur forme, p.ex. gravure, polissage, découpage
306Traitement chimique ou électrique, p.ex. gravure électrolytique
H01L 21/308 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV de la classification périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
302pour changer leurs caractéristiques physiques de surface ou leur forme, p.ex. gravure, polissage, découpage
306Traitement chimique ou électrique, p.ex. gravure électrolytique
308en utilisant des masques
CPC
H01L 21/30612
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
30604Chemical etching
30612Etching of AIIIBV compounds
H01L 21/3081
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
308using masks
3081characterised by their composition, e.g. multilayer masks, materials
Déposants
  • INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95052, US (AllExceptUS)
Inventeurs
  • ZHENG, Jun-Fei; US
  • HANBERG, Jesper; DK
Mandataires
  • AUYEUNG, Aloysius, T., C.; Schwabe Williamson & Wyatt Pacwest Center 1211 SW 5th Avenue, Suite 1600-1900 Portland, OR 97204 , US
Données relatives à la priorité
10/611,83730.06.2003US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SEMICONDUCTOR ETCH SPEED MODIFICATION
(FR) MODIFICATION DE LA VITESSE DE GRAVURE D'UN SEMI-CONDUCTEUR
Abrégé
(EN)
In accordance with embodiments of the methods of the present invention, a sacrificial layer provides an etch speed modification to effectively etch multiple semiconductor devices having dissimilar materials to a common layer or substrate with a common etch process. The time to etch remove a second exposed portion is compared with the time to etch remove a first exposed portion, and a sacrificial layer is deposited on the first exposed portion having a time to etch remove substantially equal to the difference. The sacrificial layer is provided to have predetermined material composition, material property and layer thickness, among other things, to provide a desired time to etch remove. The methods also provide for self-aligned via formation providing highly defined vias by the etch removal of sacrificial material rather than direct etching of the vie. The methods also provide planarization between two or more devices.
(FR)
Selon les modes de réalisation des procédés de l'invention, une couche sacrificielle modifie la vitesse de gravure afin de graver efficacement plusieurs dispositifs à semi-conducteur comportant des matériaux dissemblables sur une couche commune ou sur un substrat commun à l'aide d'un processus de gravure commun. La durée de la suppression par gravure d'une seconde partie exposée est comparée à la durée de la suppression par gravure d'une première partie exposée et une couche sacrificielle est déposée sur la première partie exposée disposant d'une durée de suppression par gravure sensiblement égale à la différence. La couche sacrificielle présente notamment une composition de matériau, une propriété de matériau et une épaisseur de couche prédéterminées afin d'obtenir une durée souhaitée de suppression par gravure. D'autre part, les procédés de l'invention permettent de former des trous d'interconnexion autoalignés qui permettent d'obtenir des trous d'interconnexion à haute définition à l'aide de la suppression par gravure du matériau sacrificiel plutôt que par gravure directe du trou d'interconnexion. Ces procédés permettent également de procéder à une planarisation entre au moins deux dispositifs.
Dernières données bibliographiques dont dispose le Bureau international