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1. WO2005003956 - MÉMOIRE UNIQUE À FONCTIONNALITÉ MULTIPLE DE REGISTRE À DÉCALAGE

Numéro de publication WO/2005/003956
Date de publication 13.01.2005
N° de la demande internationale PCT/IB2004/051061
Date du dépôt international 30.06.2004
CIB
G06F 5/10 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
5Procédés ou dispositions pour la conversion de données, sans modification de l'ordre ou du contenu des données manipulées
06pour modifier la vitesse de débit des données, c. à d. régularisation de la vitesse
10ayant une séquence d'emplacements d'emmagasinage, chacun étant individuellement accessible à la fois pour des opérations de mise en file d'attente et pour des opérations de retrait de file d'attente, p.ex. utilisant une mémoire à accès aléatoire
CPC
G06F 5/10
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
5Methods or arrangements for data conversion without changing the order or content of the data handled
06for changing the speed of data flow, i.e. speed regularising ; or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor;
10having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
Déposants
  • KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL (AllExceptUS)
  • SAWITZKI, Sergei [RU/NL]; NL (UsOnly)
  • VAN BERKEL, Cornelis, H. [NL/NL]; NL (UsOnly)
Inventeurs
  • SAWITZKI, Sergei; NL
  • VAN BERKEL, Cornelis, H.; NL
Mandataires
  • DE JONG, Durk, J.; Prof. Holstlaan 6 NL-5656 AA Eindhoven, NL
Données relatives à la priorité
03101980.502.07.2003EP
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SINGLE MEMORY WITH MULTIPLE SHIFT REGISTER FUNCTIONALITY
(FR) MÉMOIRE UNIQUE À FONCTIONNALITÉ MULTIPLE DE REGISTRE À DÉCALAGE
Abrégé
(EN)
The present invention relates to a memory device comprising a memory (EM) having at least two predetermined register memory sections addressable by respective address ranges AS1-ASz) and at least one access port (P1-PZ) for providing access to said memory (EM). Furthermore, access control means (A) are provided for addressing said memory (EM) so as to operate said register memory sections as shift registers and to map shift register accesses of the at least one access port (P1 to PZ) to predetermined addresses in the global address space of the memory (EM). In this way, it is possible to combine a plurality of FIFO memories in a single addressable memory device. This implementation is favourable in view of power consumption and area. Furthermore, by introducing a buffer memory, a multi-port memory device can be replaced by a single-port memory device of the same capacity. This advanced implementation also provides a reduced cycle and access time.
(FR)
L'invention concerne un dispositif de mémorisation qui comprend une mémoire (EM) avec au moins deux sections prédéterminées de registre adressable par des portées respectives d'adressage (AS1-ASz) et au moins une porte d'accès (P1-PZ) pour donner accès à la mémoire (EM). En outre, des moyens (A) de commande de l'accès servent à adresser la mémoire (EM) de façon à faire fonctionner les sections de registre comme des registres de décalage et à tracer les accès au registre de décalage des portes d'accès (P1 à PZ) à des adresses prédéterminées dans l'espace de mémorisation d'adresses globales dans la mémoire (EM). Il est ainsi possible de combiner une pluralité de mémoires premier-entré premier-sorti dans un seul dispositif à mémoire adressable. Ce mode de réalisation est avantageux, étant donné sa faible consommation d'énergie et son encombrement réduit. En outre, l'introduction d'une mémoire tampon permet de remplacer un dispositif de mémorisation à portes multiples par un dispositif de mémorisation à porte unique de même capacité. Ce mode avancé de réalisation permet également d'obtenir des temps de cycle et d'accès plus courts.
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