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Paramétrages

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1. WO2005001897 - CIRCUITS D'ESSAI DE DENOMBREMENT DE BROCHE INFERIEURE, NON EVASIFS ET PROCEDES UTILISANT DES CONDITIONS DE CONTRAINTE SIMULEES

Numéro de publication WO/2005/001897
Date de publication 06.01.2005
N° de la demande internationale PCT/US2004/017798
Date du dépôt international 04.06.2004
CIB
G01R 31/02 2006.01
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
02Essai des appareils, des lignes ou des composants électriques pour y déceler la présence de courts-circuits, de discontinuités, de fuites ou de connexions incorrectes de lignes
CPC
G01R 31/2884
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
2851Testing of integrated circuits [IC]
2884using dedicated test connectors, test elements or test circuits on the IC under test
Déposants
  • CIRRUS LOGIC, INC. [US/US]; 2901 Via Fortuna Austin, Texas 78746, US (AllExceptUS)
  • KEJARIWAL, Murari [US/US]; US (UsOnly)
  • MELANSON, John, Laurence [US/US]; US (UsOnly)
  • PRASAD, Ammisetti, V. [IN/US]; US (UsOnly)
  • WU, Xiaohong, Sherry [CN/US]; US (UsOnly)
Inventeurs
  • KEJARIWAL, Murari; US
  • MELANSON, John, Laurence; US
  • PRASAD, Ammisetti, V.; US
  • WU, Xiaohong, Sherry; US
Mandataires
  • MURPHY, James, J.; Thompson & Knight LLP 1700 Pacific Avenue., Suite 3300 Dallas, TX 75201-4693, US
Données relatives à la priorité
10/464,21218.06.2003US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) NON-INVASIVE, LOW PIN COUNT TEST CIRCUITS AND METHODS UTILIZING EMULATED STRESS CONDITIONS
(FR) CIRCUITS D'ESSAI DE DENOMBREMENT DE BROCHE INFERIEURE, NON EVASIFS ET PROCEDES UTILISANT DES CONDITIONS DE CONTRAINTE SIMULEES
Abrégé
(EN)
A method of testing an internal block of an integrated circuit includes testing an internal block under a selected operating condition by setting a selected operating parameter to a value emulating operation of the internal block under another operating condition to detect potential failure of the internal block under the another operating condition.
(FR)
L'invention concerne un procédé d'essai d'un bloc interne d'un circuit intégré consistant à essayer un bloc interne dans un état de fonctionnement sélectionné par réglage d'un paramètre de fonctionnement sélectionné à une valeur simulant le fonctionnement du bloc interne dans un autre état de fonctionnement afin de détecter la défaillance potentielle dudit bloc interne dans l'autre état de fonctionnement.
Également publié en tant que
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