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1. WO2004102403 - SYSTEME INCLUANT UN HOTE CONNECTE A UNE PLURALITE DE MODULES MEMOIRE VIA UNE INTERCONNEXION EN SERIE DES MEMOIRES

Numéro de publication WO/2004/102403
Date de publication 25.11.2004
N° de la demande internationale PCT/US2004/014441
Date du dépôt international 10.05.2004
Demande présentée en vertu du Chapitre 2 26.11.2004
CIB
G06F 13/16 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
16pour l'accès au bus de mémoire
G06F 13/42 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38Transfert d'informations, p.ex. sur un bus
42Protocole de transfert pour bus, p.ex. liaison; Synchronisation
CPC
G06F 12/0215
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
0215with look ahead addressing means
G06F 12/0862
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0862with prefetch
G06F 13/1626
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1605based on arbitration
161with latency improvement
1626by reordering requests
G06F 13/4243
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4204on a parallel bus
4234being a memory bus
4243with synchronous protocol
G06F 2212/6022
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
60Details of cache memory
6022Using a prefetch buffer or dedicated prefetch cache
Déposants
  • ADVANCED MICRO DEVICES, INC. [US]/[US] (AllExceptUS)
  • POLZIN, R., Stephen [US]/[US] (UsOnly)
  • WEBER, Frederick, D. [US]/[US] (UsOnly)
  • TALBOT, Gerald, R. [GB]/[US] (UsOnly)
  • HEWITT, Larry, D. [US]/[US] (UsOnly)
  • REEVES, Richard, W. [US]/[US] (UsOnly)
  • PATEL, Shwetal, A. [US]/[US] (UsOnly)
  • LA FETRA, Ross, V. [US]/[US] (UsOnly)
  • GULICK, Dale, E. [US]/[US] (UsOnly)
  • HUMMEL, Mark, D. [US]/[US] (UsOnly)
  • MIRANDA, Paul, C. [US]/[US] (UsOnly)
Inventeurs
  • POLZIN, R., Stephen
  • WEBER, Frederick, D.
  • TALBOT, Gerald, R.
  • HEWITT, Larry, D.
  • REEVES, Richard, W.
  • PATEL, Shwetal, A.
  • LA FETRA, Ross, V.
  • GULICK, Dale, E.
  • HUMMEL, Mark, D.
  • MIRANDA, Paul, C.
Mandataires
  • DRAKE, Paul, S.
  • WRIGHT, Hugh, R.
Données relatives à la priorité
60/470,07813.05.2003US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) A SYSTEM INCLUDING A HOST CONNECTED TO A PLURALITY OF MEMORY MODULES VIA A SERIAL MEMORY INTERCONNECT
(FR) SYSTEME INCLUANT UN HOTE CONNECTE A UNE PLURALITE DE MODULES MEMOIRE VIA UNE INTERCONNEXION EN SERIE DES MEMOIRES
Abrégé
(EN)
A system (50) including a host (100) coupled to a serially connected chain of memory modules (150A-B). In one embodiment, each of the memory modules includes a memory control hub (160) for controlling access to a plurality of memory chips (261) on the memory module. The memory modules are coupled serially in a chain to the host via a plurality of memory links (110). Each memory link may include an uplink (211) for conveying transactions toward the host and a downlink (212) for conveying transactions originating at the host to a next memory module in the chain. The uplink and the downlink may convey transactions using packets that include control and configuration packets and memory access packets. The memory control hub may convey a transaction received on a first downlink of a first memory link on a second downlink of a second memory link independent of decoding the transaction.
(FR)
La présente invention concerne un système (50) incluant un hôte (100) couplé à une chaîne de modules mémoire (150A-B) connectés en série. Dans un mode de réalisation, chacun des modules mémoire comporte une plaque tournante (160) de gestion des mémoires servant à la gestion des accès à une pluralité de microcircuits de mémoire (261) sur le module mémoire. Les modules mémoire sont couplés en série en une chaîne aboutissant à l'hôte via une pluralité de liaisons mémoire (110). Chaque liaison mémoire peut inclure une liaison montante (211) permettant d'acheminer les transactions vers l'hôte, et une liaison descendante (212) permettant d'acheminer à un module mémoire suivant de la chaîne les transactions provenant de l'hôte. Pour acheminer les transactions, la liaison montante et la liaison descendante peuvent comporter des paquets incluant des paquets de commande et des paquets d'accès mémoire. La plaque tournante de gestion mémoire peut acheminer, sur une seconde transaction d'une seconde liaison mémoire, indépendamment du décodage de la transaction, une transaction reçue sur une première liaison descendante d'une première liaison mémoire.
Également publié en tant que
GB0521694
GBGB0521694.0
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