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1. WO2004102216 - SYSTEMES ET PROCEDES D'ESSAI

Numéro de publication WO/2004/102216
Date de publication 25.11.2004
N° de la demande internationale PCT/US2004/014266
Date du dépôt international 07.05.2004
CIB
G01R 31/319 2006.01
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317Tests de circuits numériques
3181Tests fonctionnels
319Matériel de test, c. à d. circuits de traitement de signaux de sortie
CPC
G01R 31/3191
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
319Tester hardware, i.e. output processing circuit
31903tester configuration
31908Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
3191Calibration
G01R 31/31922
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
319Tester hardware, i.e. output processing circuit
31917Stimuli generation or application of test patterns to the device under test [DUT]
31922Timing generation or clock distribution
G01R 31/31928
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
319Tester hardware, i.e. output processing circuit
31917Stimuli generation or application of test patterns to the device under test [DUT]
31928Formatter
G11C 2029/5606
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
5606Error catch memory
G11C 29/56
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
G11C 29/56012
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
56012Timing aspects, clock generation, synchronisation
Déposants
  • CREDENCE SYSTEMS CORPORATION [US]/[US] (AllExceptUS)
  • SYED, Ahmed, R. [PK]/[US] (UsOnly)
Inventeurs
  • SYED, Ahmed, R.
Mandataires
  • PATTERSON, Todd, B.
Données relatives à la priorité
60/468,43807.05.2003US
60/505,91225.09.2003US
60/506,98629.09.2003US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) TEST SYSTEMS AND METHODS
(FR) SYSTEMES ET PROCEDES D'ESSAI
Abrégé
(EN)
The present invention relates to test systems for testing integrated circuit devices. One embodiment of the invention provides a portion of a test system including: on a single CMOS IC, a timing generation circuit; and a formatter coupled to the timing generation circuit. The timing generation circuit generates software words, the formatter receives the software words and provides a specified number of transitions per second and a specified edge placement resolution and accuracy. The formatter includes: a drive circuit and a response circuit. The drive circuit includes a plurality of slices. Each slice receives an independent data stream and produces an independent formatted level. The response circuit includes a plurality of slices. Each slice receives an independent data stream and produces an independent strobe marker.
(FR)
L'invention concerne des systèmes d'essai permettant l'essai des dispositifs à circuit intégré. Dans une forme de réalisation, l'invention concerne une partie d'un système d'essai, qui comprend, sur un seul CI CMOS, un circuit d'horloge, et un formateur couplé au circuit d'horloge. Le circuit d'horloge génère des mots de logiciel, et le formateur reçoit ces mots de logiciel et produit un nombre déterminé de transitions par seconde, ainsi qu'une résolution et une précision déterminés du placement des bords. Le formateur comprend un circuit de commande et un circuit de réponse. Le circuit de commande comprend une pluralité de tranches, et chaque tranche reçoit un flot de données indépendant et produit un niveau formaté indépendant. Le circuit de réponse comprend également une pluralité de tranches, et chaque tranche reçoit un flot de données indépendant et produit un marqueur stroboscopique indépendant.
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