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1. WO2004100377 - CIRCUIT DE CALAGE POUR COMBATTRE LE COUPLAGE PARASITE

Numéro de publication WO/2004/100377
Date de publication 18.11.2004
N° de la demande internationale PCT/IB2004/050616
Date du dépôt international 07.05.2004
CIB
H03K 19/003 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
19Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
003Modifications pour accroître la fiabilité
CPC
H03K 19/00346
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
003Modifications for increasing the reliability ; for protection
00346Modifications for eliminating interference or parasitic voltages or currents
H03K 5/08
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
5Manipulating of pulses not covered by one of the other main groups of this subclass
01Shaping pulses
08by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
H04L 25/085
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
25Baseband systems
02Details
08Modifications for reducing interference; Modifications for reducing effects due to line faults ; ; Receiver end arrangements for detecting or overcoming line faults
085Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
Déposants
  • KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL]/[NL] (AllExceptUS)
  • KATOCH, Atul [IN]/[NL] (UsOnly)
  • MEIJER, Rinze, I., M., P. [NL]/[NL] (UsOnly)
  • JAIN, Sanjee, K. [IN]/[IN] (UsOnly)
Inventeurs
  • KATOCH, Atul
  • MEIJER, Rinze, I., M., P.
  • JAIN, Sanjee, K.
Mandataires
  • ELEVELD, Koop, J.
Données relatives à la priorité
03101313.912.05.2003EP
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) CLAMPING CIRCUIT TO COUNTER PARASITIC COUPLING
(FR) CIRCUIT DE CALAGE POUR COMBATTRE LE COUPLAGE PARASITE
Abrégé
(EN)
A clamper circuit (1) receives an input signal (3) from the signal wire being clamped, i.e. the victim wire. The clamper circuit (1) also receives aggressor signals (5, 7) from aggressor wires, the aggressor wires being the signal wires that can potentially induce crosstalk on the victim wire. An output signal (9), for clamping the victim wire, is selectively enabled based on the logic states of the input signal (3) and the aggressor signals (5, 7). In addition to selectively providing a clamping signal, the clamper circuit (1) also has the advantage of accelerating the switching of the victim wire when an opposite transition occurs on the aggressors and victim wire at the same time, thereby reducing worst case delay and improving the signal integrity.
(FR)
Ce circuit de calage (1) reçoit un signal d'entrée (3) du fil de transmission de signaux calé, c'est-à-dire du fil victime. Le circuit de calage (1) reçoit également des signaux agresseurs (5, 7) en provenance de fils agresseurs, c'est-à-dire les fils de transmission de signaux qui peuvent créer une diaphonie sur le fil victime. Un signal de sortie (9) pour caler le fil victime est sélectivement activé sur la base des états logiques du signal d'entrée (3) et des signaux agresseurs (5, 7). Le circuit de calage (1) non seulement fournit sélectivement un signal de calage, il a également l'avantage de rendre plus rapide la commutation du fil victime lorsqu'une transition opposée survient en même temps sur les fils agresseurs et victimes, ce qui réduit les délais dans les pires éventualités et améliore l'intégrité des signaux.
Également publié en tant que
US2007013429
Dernières données bibliographiques dont dispose le Bureau international