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1. WO2004095539 - ARCHITECTURE A MULTIPLICATEUR COMBINE POLYNOMIAL ET NATUREL

Numéro de publication WO/2004/095539
Date de publication 04.11.2004
N° de la demande internationale PCT/US2004/008604
Date du dépôt international 22.03.2004
Demande présentée en vertu du Chapitre 2 25.01.2005
CIB
G06F 7/52 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
7Méthodes ou dispositions pour le traitement de données en agissant sur l'ordre ou le contenu des données manipulées
38Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p.ex. en utilisant une représentation binaire, ternaire, décimale
48utilisant des dispositifs n'établissant pas de contact, p.ex. tube, dispositif à l'état solide; utilisant des dispositifs non spécifiés
52Multiplication; Division
G06F 7/72 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
7Méthodes ou dispositions pour le traitement de données en agissant sur l'ordre ou le contenu des données manipulées
60Méthodes ou dispositions pour effectuer des calculs en utilisant une représentation numérique non codée, c. à d. une représentation de nombres sans base; Dispositifs de calcul utilisant une combinaison de représentations de nombres codées et non codées
72utilisant l'arithmétique des résidus
CPC
G06F 7/5318
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
7Methods or arrangements for processing data by operating upon the order or content of the data handled
38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
48using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
52Multiplying; Dividing
523Multiplying only
53in parallel-parallel fashion, i.e. both operands being entered in parallel
5318with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
G06F 7/724
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
7Methods or arrangements for processing data by operating upon the order or content of the data handled
60Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations ; , e.g. using difunction pulse trains, STEELE computers, phase computers
72using residue arithmetic
724Finite field arithmetic
Déposants
  • ATMEL CORPORATION [US]/[US] (AllExceptUS)
Inventeurs
  • DUPAQUIS, Vincent
  • PARIS, Laurent
Mandataires
  • SCHNECK, Thomas
Données relatives à la priorité
03/0422104.04.2003FR
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) COMBINED POLYNOMIAL AND NATURAL MULTIPLIER ARCHITECTURE
(FR) ARCHITECTURE A MULTIPLICATEUR COMBINE POLYNOMIAL ET NATUREL
Abrégé
(EN)
An integrated circuit parallel multiplication circuit delivers both natural multiplication products and polynomial products with coefficients over GF(2). The parallel multiplier hardware architecture (Fig. 3) arranges the addition of partial products (Pi, j) so that it begins in a first group of adder stages (23) that perform additions without receiving any carry terms as inputs, and so that addition of the carry terms (ek+1) is deferred until a second group of adder stages (29) is arranged to follow the first group. This intentional arrangement of the adders into two separate groups allows both the polynomial product (dk) to be extracted from the results (sk) of the first group of additions, and the natural product (ck) to be extracted from the results of the second group of additions.
(FR)
Un circuit de multiplication parallèle à un circuit intégré fournit, à la fois, des produits de multiplication naturels et des produits polynomiaux à coefficients supérieurs à GF (2). L'architecture de matériel multiplicateur parallèle (Fig. 3) agence l'addition de produits partiels (Pi, j), de façon qu'elle commence dans un premier groupe de stades additionneurs (23) qui effectuent des additions sans recevoir des termes de report, tels que des entrées, de sorte que l'addition des termes de report (ek+1) est différée jusqu'à ce qu'un second groupe de stades additionneurs (29) soit agencé pour suivre le premier groupe. Cet agencement intentionnel des additionneurs en deux groupes séparés permet, d'une part, que le produit polynomial (dk) soit extrait des résultats (sk) du premier groupe d'additions et, d'autre part, que le produit naturel (ck) soit extrait des résultats du second groupe d'additions.
Également publié en tant que
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