WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2004055891) DISPOSITIF A SEMI-CONDUCTEURS ET DISPOSITIF A EMPILEMENT DE SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/055891    N° de la demande internationale :    PCT/JP2002/013198
Date de publication : 01.07.2004 Date de dépôt international : 17.12.2002
CIB :
H01L 25/065 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (Tous Sauf US).
OHNO, Takao [JP/JP]; (JP) (US Seulement).
YOSHIDA, Eiji [JP/JP]; (JP) (US Seulement).
MISAWA, Hiroshi [JP/JP]; (JP) (US Seulement)
Inventeurs : OHNO, Takao; (JP).
YOSHIDA, Eiji; (JP).
MISAWA, Hiroshi; (JP)
Mandataire : ITOH, Tadahiko; 32nd Floor, Yebisu Garden Place Tower, 20-3 Ebisu 4-chome, Shibuya-ku, Tokyo 150-6032 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND STACKED SEMICONDUCTOR DEVICE
(FR) DISPOSITIF A SEMI-CONDUCTEURS ET DISPOSITIF A EMPILEMENT DE SEMI-CONDUCTEURS
(JA) 半導体装置および積層型半導体装置
Abrégé : front page image
(EN)A stacked semiconductor device formed using a semiconductor device comprising a semiconductor element having one major surface arranged with a plurality of electrodes, and a wiring board having a plurality of conductive layers arranged on an insulating substrate, characterized in that the wiring board is arranged substantially in U−shape along the outer edge part of the semiconductor element, one end of the conductive layers arranged on the wiring board is connected with the electrode of the semiconductor element and the other end of the conductive layers is led out in a direction different from that of the semiconductor element on the other major surface side of the semiconductor element.
(FR)La présente invention concerne un dispositif à empilement de semi-conducteurs réalisé en utilisant un dispositif à semi-conducteurs comprenant un élément semi-conducteur dont une surface principale est équipée d'une pluralité d'électrodes, et une carte de câblage comportant une pluralité de couches électro-conductrices agencées sur un substrat isolant. Ce dispositif est caractérisé en ce que la carte de câblage est agencée sensiblement en U le long de la partie rebord extérieur de l'élément semi-conducteur, une extrémité des couches électro-conductrices agencées sur la carte de câblage étant raccordée à l'électrode de l'élément semi-conducteur, et l'autre extrémité des couches électro-conductrices étant disposée dans un sens différent de celui de l'élément semi-conducteur sur l'autre côté de la surface principale de l'élément semi-conducteur.
(JA)not available
États désignés : CN, JP, KR, US.
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)