Commentaires
Paramétrages

Paramétrages

Aller à Demande

1. WO2004001568 - INTERFACE DE MISE A L'ESSAI D'UN CIRCUIT INTEGRE MULTINIVEAU A UNE SEULE BROCHE

Lien permanent
Numéro de publication WO/2004/001568
Date de publication 31.12.2003
N° de la demande internationale PCT/IB2003/002380
Date du dépôt international 19.06.2003
Demande présentée en vertu du Chapitre 2 20.01.2004
CIB
G01R 31/317 2006.1
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317Tests de circuits numériques
G01R 31/3185 2006.1
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317Tests de circuits numériques
3181Tests fonctionnels
3185Reconfiguration pour les essais, p.ex. LSSD, découpage
G11C 7/10 2006.1
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 29/48 2006.1
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
29Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
04Détection ou localisation d'éléments d'emmagasinage défectueux
08Test fonctionnel, p.ex. test lors d'un rafraîchissement, auto-test à la mise sous tension ou test réparti
48Dispositions dans les mémoires statiques spécialement adaptées au test par des moyens externes à la mémoire, p.ex. utilisant un accès direct à la mémoire ou utilisant des chemins d'accès auxiliaires
H03K 19/173 2006.1
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
19Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
02utilisant des éléments spécifiés
173utilisant des circuits logiques élémentaires comme composants
CPC
G01R 31/31701
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
31701Arrangements for setting the Unit Under Test [UUT] in a test mode
G01R 31/318572
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318572Input/Output interfaces
G11C 29/1201
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
12Built-in arrangements for testing, e.g. built-in self testing [BIST] ; or interconnection details
1201comprising I/O circuitry
G11C 29/48
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
48Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
G11C 7/1078
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
G11C 7/109
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
109Control signal input circuits
Déposants
  • MELEXIS NV [BE]/[BE] (AllExceptUS)
  • DE WINTER, Rudi [BE]/[BE] (UsOnly)
Inventeurs
  • DE WINTER, Rudi
Mandataires
  • HILL, Richard
Données relatives à la priorité
0214516.721.06.2002GB
Langue de publication Anglais (en)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SINGLE PIN MULTILEVEL INTEGRATED CIRCUIT TEST INTERFACE
(FR) INTERFACE DE MISE A L'ESSAI D'UN CIRCUIT INTEGRE MULTINIVEAU A UNE SEULE BROCHE
front page image
Abrégé
(EN) An integrated circuit (102) comprises one or more integrated circuit elements which may interact with other circuitry via one or more input/output pins. In the present invention the circuit elements include and interface element (101) for interfacing with external test circuitry. The interface element communicates with the external test circuitry via a single input/output pin (201) dedicated for testing.
(FR) L'invention concerne un circuit intégré comprenant un ou plusieurs éléments de circuit intégré pouvant interagir avec un autre ensemble de circuits via une ou plusieurs broches d'entrée/sortie. Dans cette invention, les éléments de circuit comprennent un élément d'interface permettant d'assurer l'interfaçage avec l'ensemble de circuits de mise à l'essai externe. L'élément d'interface est en communication avec l'ensemble de circuits de mise à l'essai externe via une seule broche d'entrée/sortie destinée à la mise à l'essai.
Documents de brevet associés
EP1520183
US20060087307
AU2003240198
Dernières données bibliographiques dont dispose le Bureau international
# -