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1. WO2003103145 - ÉTAGE DE SORTIE RÉSISTANT AUX ÉCARTS DE TENSION IMPORTANTS

Numéro de publication WO/2003/103145
Date de publication 11.12.2003
N° de la demande internationale PCT/IB2003/001981
Date du dépôt international 23.05.2003
CIB
H03K 19/003 2006.1
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
19Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
003Modifications pour accroître la fiabilité
CPC
H03K 19/00315
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
003Modifications for increasing the reliability ; for protection
00315in field-effect transistor circuits
Déposants
  • PHILIPS INTELLECTUAL PROPERTY & STANDARDS GMBH [DE]/[DE] (DE)
  • KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL]/[NL] (AE, AG, AL, AM, AT, AU, AZ, BA, BB, BE, BF, BG, BJ, BR, BY, BZ, CA, CF, CG, CH, CI, CM, CN, CO, CR, CU, CY, CZ, DK, DM, DZ, EC, EE, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GW, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MC, MD, MG, MK, ML, MN, MR, MW, MX, MZ, NE, NI, NL, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SI, SK, SL, SN, SZ, TD, TG, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW)
  • BECKER, Rolf [DE]/[DE] (UsOnly)
Inventeurs
  • BECKER, Rolf
Mandataires
  • MEYER, Michael
Données relatives à la priorité
02012059.831.05.2002EP
Langue de publication Anglais (en)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) OUTPUT STAGE RESISTANT AGAINST HIGH VOLTAGE SWINGS
(FR) ÉTAGE DE SORTIE RÉSISTANT AUX ÉCARTS DE TENSION IMPORTANTS
Abrégé
(EN) Circuit comprising a signal input (11) for receiving an input signal (s(t)) and a digital output stage (15) being designed for operation at a supply voltage (VDD). The output stage (15) comprises a series of two n-channel CMOS transistors (no1, no2), a common node (17) between the two n-channel CMOS transistors (no1, no2), and an output port (16). Active voltage limiting means (14) are arranged between the signal input (11) and the common node (17) for limiting voltages (VNM) at the common node (17) to a voltage limit (Vmax). The voltage limiting means (14) are controllable by the state of the input signal (s(t)).
(FR) L'invention concerne un circuit comprenant une entrée (11) de signal qui reçoit un signal d'entrée (s(t)) et un étage de sortie numérique (15) conçu pour fonctionner à la tension d'alimentation (VDD). Cet étage de sortie (15) comprend une série de transistors CMOS (no1, no2) à deux canaux n et une borne de sortie (16). Des moyens (14) limiteurs de tension actifs sont installés entre l'entrée de signal (11) et le noeud commun (17) afin de limiter les tensions (VNM) au niveau du noeud commun (17) à une tension limite (Vmax). Les moyens limiteurs (14) de tension peuvent être commandés par l'état du signal d'entrée (s(t)).
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