Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. WO2003025782 - PROCESSEUR DE SIGNAUX NUMERIQUES POUR UN TRAITEMENT DE BANDE DE BASE SANS FIL

Numéro de publication WO/2003/025782
Date de publication 27.03.2003
N° de la demande internationale PCT/US2002/029490
Date du dépôt international 17.09.2002
CIB
G06F 15/80 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
76Architectures de calculateurs universels à programmes enregistrés
80comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
CPC
G06F 15/8015
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
76Architectures of general purpose stored program computers
80comprising an array of processing units with common control, e.g. single instruction multiple data processors
8007single instruction multiple data [SIMD] multiprocessors
8015One dimensional arrays, e.g. rings, linear arrays, buses
Déposants
  • MORPHO TECHNOLOGIES [US]/[US]
Inventeurs
  • MOHEBBI, Behzad, Barjesteh
  • KURDAHI, Fadi, Joseph
Mandataires
  • TERRANCE A. MEADOR
Données relatives à la priorité
60/323,76317.09.2001US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) DIGITAL SIGNAL PROCESSOR FOR WIRELESS BASEBAND PROCESSING
(FR) PROCESSEUR DE SIGNAUX NUMERIQUES POUR UN TRAITEMENT DE BANDE DE BASE SANS FIL
Abrégé
(EN)
A circuit employing an array of reconfigurable.processing elements for wireless baseband processing. The circuit includes a first linear array of reconfigurable processing elements for processing signals from a first channel, and a second linear array of reconfigurable processing elements, coupled in parallel with the first linear array of reconfigurable processing elements, for processing signals from a second channel that is concurrent with the first channel. The circuit also includes a frame buffer array having a number of frame buffers that corresponds to a number of reconfigurable processing elements in the first and second linear arrays of processing elements. A point-to-point data bus is connected between each reconfigurable processor and an associated frame buffer. A shared data bus is connected between the first and second linear arrays of reconfigurable processing elements and the frame buffer array.
(FR)
L'invention concerne un circuit utilisant un ensemble d'éléments de traitement pouvant être reconfigurés pour un traitement de bande de base sans fil. Ce circuit comprend un premier ensemble linéaire d'éléments de traitement reconfigurables pour traiter des signaux provenant d'un premier canal, et un deuxième ensemble linéaire d'éléments de traitement reconfigurables, couplés en parallèle au premier ensemble linéaire d'éléments de traitement reconfigurables pour traiter des signaux provenant d'un deuxième canal qui est concurrent au premier canal. Ce circuit comprend également une série de mémoires d'images comportant un certain nombre de mémoires d'images qui correspond à un certain nombre d'éléments de traitement reconfigurables dans les première et deuxième séries linéaires d'éléments de traitement. Un bus de données point à point est connecté entre chaque processeur reconfigurable et une mémoire d'images associée. Un bus de données partagées est connecté entre les première et deuxième séries linéaires d'éléments de traitement reconfigurables et la série de mémoires d'images.
Également publié en tant que
Dernières données bibliographiques dont dispose le Bureau international