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Paramétrages

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1. WO2003007366 - TECHNIQUE DE REALISATION D'UNE COUCHE METALLIQUE A TROUS D'NTERCONNEXION ET SUBSTRAT AINSI OBTENU

Numéro de publication WO/2003/007366
Date de publication 23.01.2003
N° de la demande internationale PCT/JP2002/006436
Date du dépôt international 26.06.2002
CIB
H01L 21/768 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
71Fabrication de parties spécifiques de dispositifs définis en H01L21/7089
768Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
CPC
H01L 21/76898
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
71Manufacture of specific parts of devices defined in group H01L21/70
768Applying interconnections to be used for carrying current between separate components within a device ; comprising conductors and dielectrics
76898formed through a semiconductor substrate
Déposants
  • TOKYO ELECTRON LIMITED [JP/JP]; 3-6, Akasaka 5-Chome Minato-Ku, Tokyo 107-8481, JP (AllExceptUS)
  • YUASA, Mitsuhiro [JP/JP]; JP (UsOnly)
Inventeurs
  • YUASA, Mitsuhiro; JP
Mandataires
  • ITOH, Tadahiko; 32nd Floor, Yebisu Garden Place Tower 20-3, Ebisu 4-chome Shibuya-ku, Tokyo 150-6032, JP
Données relatives à la priorité
2001-20786909.07.2001JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) METHOD OF FORMING VIA METAL LAYER AND VIA METAL LAYER− FORMED SUBSTRATE
(FR) TECHNIQUE DE REALISATION D'UNE COUCHE METALLIQUE A TROUS D'NTERCONNEXION ET SUBSTRAT AINSI OBTENU
Abrégé
(EN)
A method of forming a via metal layer characterized by comprising the via forming step of forming a plurality of vias reaching an SiO2 film in an Si film by etching an SOI substrate having sequentially the SiO2 film and the Si film on an Si substrate, and the via metal layer forming step of forming a plurality of via metal layers in the plurality of vias.
(FR)
Cette invention concerne un procédé de réalisation d'une couche métallique à trous d'interconnexion, caractérisé en ce qu'il consiste à exécuter une série de trous traversants atteignant une couche de SiO2 dans un film de Si par attaque d'un substrat de SOI comportant dans l'ordre un film de SiO2 et le film Si sur un substrat Si, et à former une pluralité de couches métalliques à trous d'interconnexion dans les trous d'interconnexion.
Également publié en tant que
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