Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

1. WO2003005584 - DESCRIPTION DE GENERATEUR ALEATOIRE

Numéro de publication WO/2003/005584
Date de publication 16.01.2003
N° de la demande internationale PCT/IB2002/002447
Date du dépôt international 21.06.2002
CIB
H03K 3/84 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
3Circuits pour produire des impulsions électriques; Circuits monostables, bistables ou multistables
84Génération d'impulsions ayant une distribution statistique prédéterminée d'un paramètre, p.ex. générateurs d'impulsions aléatoires
CPC
H03K 3/84
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
84Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Déposants
  • KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL
Inventeurs
  • VAN VELDHOVEN, Robert, H., M.; NL
  • HOOGZAAD, Gian; NL
Mandataires
  • DUIJVESTIJN, Adrianus, J.; Internationaal Octrooibureau B.V. Prof. Holstlaan 6 NL-5656 AA Eindhoven, NL
Données relatives à la priorité
01202588.805.07.2001EP
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) RANDOM GENERATOR DESCRIPTION
(FR) DESCRIPTION DE GENERATEUR ALEATOIRE
Abrégé
(EN)
A pseudo random generator comprising a shift register comprising a first flip flop (F0) and n further flip-flops (F1....Fn) each flip-flop (F0) having a D input, a non-inverting output, an inverting output, and a common clock (fclk) input and the first flip-flop (F0) having a set input, each of the non-inverting outputs being connected via a NOR gate (10) to the set input of the first flip-flop (F0) and each of the non-inverting outputs of the flip-flops (F0...Fn) being connected to the input of the first flip-flop (F0) via an XOR gate (11), characterised in that the generator comprises at least one additional logic gate (13, 14, 15; 17, 18, 19) including at least one additional flip-flop (14;18). The extra logic gates may comprise gated to toggle between the inverting end and the non-inverting outputs, or to generate an extra '0' at the output or to chop, preferably randomly, the input signal.
(FR)
L'invention concerne un générateur pseudo-aléatoire comprenant un registre à décalage à première bascule (F0) et à n autres bascules (F1....Fn), chaque bascule (F0) ayant une entrée D, une sortie non inverseuse, une sortie inverseuse, et une entrée d'horloge commune (fclk). La première bascule (F0) comporte une entrée fixe, et chaque sortie non inverseuse est reliée via une porte OU inclusif (10) à l'entrée fixe de la première bascule (F0), et par ailleurs chaque entrée non inverseuse des bascules (F0...Fn) est reliée à l'entrée de la première bascule (F0) via une porte OU exclusif (11). Le générateur comprend au moins une porte logique additionnelle (13, 14, 15; 17, 18, 19) qui présente au moins une bascule additionnelle (14;18). Les portes logiques additionnelles peuvent comprendre des commandes aux fins de bascule entre l'extrémité inverseuse et les sorties non inverseuses, ou bien pour l'établissement d'un '0' supplémentaire à la sortie, ou bien encore pour la coupure du signal d'entrée, de préférence en mode aléatoire.
Également publié en tant que
RU2004116338
Dernières données bibliographiques dont dispose le Bureau international