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Paramétrages

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1. WO2003005433 - DISPOSITIF A CIRCUIT INTEGRE COMPRENANT UN MATERIAU A SUPER-RESEAU EN COUCHES AVEC UNE COUCHE TAMPON D'INTERFACE

Numéro de publication WO/2003/005433
Date de publication 16.01.2003
N° de la demande internationale PCT/JP2002/006705
Date du dépôt international 02.07.2002
CIB
H01L 21/02 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/316 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV de la classification périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
31pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches
314Couches inorganiques
316composées d'oxydes, ou d'oxydes vitreux, ou de verres à base d'oxyde
CPC
H01L 21/02197
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02107Forming insulating materials on a substrate
02109characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
02112characterised by the material of the layer
02172the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
02197the material having a perovskite structure, e.g. BaTiO3
H01L 21/02356
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
02104Forming layers
02107Forming insulating materials on a substrate
02296characterised by the treatment performed before or after the formation of the layer
02318post-treatment
02356treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
H01L 21/31691
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
31to form insulating layers thereon, e.g. for masking or by using photolithographic techniques
314Inorganic layers
316composed of oxides or glassy oxides or oxide based glass
31691with perovskite structure
H01L 28/56
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
28Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
40Capacitors
55with a dielectric comprising a perovskite structure material
56the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
Déposants
  • MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma Kadoma-shi, Osaka 571-8501, JP
Inventeurs
  • UCHIYAMA, Kiyoshi; US
Mandataires
  • YAMAMOTO, Shusaku ; Fifteenth Floor, Crystal Tower, 2-27, Shiromi 1-chome, Chuo-ku Osaka-shi, Osaka 540-6015, JP
Données relatives à la priorité
09/898,92703.07.2001US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) INTEGRATED CIRCUIT DEVICE INCLUDING A LAYERED SUPERLATTICE MATERIAL WITH AN INTERFACE BUFFER LAYER
(FR) DISPOSITIF A CIRCUIT INTEGRE COMPRENANT UN MATERIAU A SUPER-RESEAU EN COUCHES AVEC UNE COUCHE TAMPON D'INTERFACE
Abrégé
(EN)
An integrated circuit memory device (100, 200, 300) includes a thin film layered superlattice material layer (115) and an electrode (105 or 145). An interface buffer layer (120 or 205) is formed between said thin film layered superlattice material layer and said electrode. The interface buffer layer is selected from the group consisting of: 1) simple oxides, not including bismuth, of an A-site or a B-site metal; and 2) second layered superlattice materials different from the first layered superlattice material and containing at least one A-site or B-site metal that is the same as an A-site or B-site metal in the first layered superlattice material. The oxide not including bismuth can be a complex oxide including a plurality of metals or a simple oxide including only one metal. Most preferably, the interface buffer layer is selected from the group consisting of strontium tantalate, bismuth tantalate, strontium niobium tantalate, strontium bismuth tantalate niobate, titanium oxide, and tantalum pentoxide, other simple oxides of A-site and B-site metals, and other simple oxides of one or more A-site or B-site metals.
(FR)
L'invention concerne une mémoire à circuit intégré (100, 200, 300), qui comprend une couche d'un matériau à super-réseau en couches minces (115) et une électrode (105 ou 145). Une couche tampon d'interface (120 ou 205) est formée entre ladite couche de matériau à super-réseau en couches minces et ladite électrode. La couche tampon d'interface est sélectionnée dans le groupe constitué par: 1) des oxydes simples, autres que le bismuth, d'un métal du site A ou du site B; et 2) un second matériau à super-réseau en couches différent du premier matériau à super-réseau en couches et contenant au moins un métal du site A ou du site B identique à un métal du site A ou du site B présent dans le premier matériau à super-réseau en couches. L'oxyde exempt de bismuth peut être un oxyde complexe comprenant plusieurs métaux ou un oxyde simple comprenant un seul métal. De préférence, la couche tampon d'interface est sélectionné dans le groupe constitué par tantalate de strontium, tantalate de bismuth, tantalate de strontium-niobium, niobiate-tantalate de bismuth-strontium, oxyde de titane, et oxyde de tantale, d'autres oxydes simples de métaux du site A ou du site B, et d'autres oxydes simples de métaux d'un ou de plusieurs métaux du site A ou du site B.
Également publié en tant que
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