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Paramétrages

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1. WO2003005225 - GROUPE DE PROCESSEURS

Numéro de publication WO/2003/005225
Date de publication 16.01.2003
N° de la demande internationale PCT/IB2002/002371
Date du dépôt international 20.06.2002
CIB
G06F 15/78 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
76Architectures de calculateurs universels à programmes enregistrés
78comprenant une seule unité centrale
G06F 15/80 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15Calculateurs numériques en général; Équipement de traitement de données en général
76Architectures de calculateurs universels à programmes enregistrés
80comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
CPC
G06F 15/7807
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
76Architectures of general purpose stored program computers
78comprising a single central processing unit
7807System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
Déposants
  • KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL (AllExceptUS)
  • STRAVERS, Paul [NL/NL]; NL (UsOnly)
Inventeurs
  • STRAVERS, Paul; NL
Mandataires
  • DE JONG, Durk, J.; Internationaal Octrooibureau B.V. Prof. Holstlaan 6 NL-5656 AA Eindhoven, NL
Données relatives à la priorité
01202589.607.07.2001EP
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) PROCESSOR CLUSTER
(FR) GROUPE DE PROCESSEURS
Abrégé
(EN)
A processor cluster according to the invention is implemented on a single integrated circuit comprising a configurable cache memory (1) and a plurality of processors (2a,...,2e). At least two processors (2a, 2b) have mutually different instruction sets. The processor cluster further comprises a selection unit (6) for selectively activating one of the plurality of processors and giving said selected processor access to the cache memory.
(FR)
Selon la présente invention, un groupe de processeurs est mis en oeuvre sur un circuit intégré unique comprenant une mémoire cache (1) configurable et une pluralité de processeurs (2a,...,2e). Au moins deux processeurs (2a, 2b) possèdent des jeux d'instructions mutuellement différents. Le groupe de processeurs comprend également une unité de sélection (6) permettant d'activer de manière sélective l'un des processeurs et donnant, audit processeur sélectionné, accès à la mémoire cache.
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