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Paramétrages

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1. WO2003003376 - SYSTEME ET PROCEDE PERMETTANT D'ECRIRE PRECOCEMENT DANS UNE MEMOIRE EN MAINTENANT UNE LIGNE BINAIRE A UN POTENTIEL FIXE

Numéro de publication WO/2003/003376
Date de publication 09.01.2003
N° de la demande internationale PCT/US2001/047677
Date du dépôt international 10.12.2001
Demande présentée en vertu du Chapitre 2 24.01.2003
CIB
G11C 7/12 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
12Circuits de commande de lignes de bits, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, circuits d'égalisation, pour lignes de bits
G11C 7/22 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
22Circuits de synchronisation ou d'horloge pour la lecture-écriture ; Générateurs ou gestion de signaux de commande pour la lecture-écriture
G11C 11/4091 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
409Circuits de lecture-écriture
4091Amplificateurs de lecture ou de lecture/rafraîchissement, ou circuits de lecture associés, p.ex. pour la précharge, la compensation ou l'isolation des lignes de bits couplées
G11C 11/4094 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
409Circuits de lecture-écriture
4094Circuits de commande ou de gestion de lignes de bits
CPC
G11C 2207/104
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2207Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
10Aspects relating to interfaces of memory device to external buses
104Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
G11C 7/12
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
12Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
G11C 7/22
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
Déposants
  • INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504, US
Inventeurs
  • BARTH, John, E., Jr.; US
  • PILO, Harold; US
Mandataires
  • NEFF, Daryl, K.; International Business Machines Corporation Dept. 18G/Building 300-482 2070 Route 52 Hopewell Junction, NY 12533-6531, US
Données relatives à la priorité
09/896,74629.06.2001US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SYSTEM AND METHOD FOR EARLY WRITE TO MEMORY BY HOLDING BITLINE AT FIXED POTENTIAL
(FR) SYSTEME ET PROCEDE PERMETTANT D'ECRIRE PRECOCEMENT DANS UNE MEMOIRE EN MAINTENANT UNE LIGNE BINAIRE A UN POTENTIEL FIXE
Abrégé
(EN)
A system and method is disclosed for writing early within a memory cycle by holding only one of a true bitline (BTO) and a reference bitline (BC0) at a fixed potential, e.g. ground, when the sense amplifier (51) is set. The sense amplifier (51) amplifies a small voltage difference between the true bitline (BT0) and the reference bitline (BC0) to predetermined high and low voltage logic levels to write a datum to the memory cell. In this way, writing can complete in about the same time as reading, without risking corruption of data on adjacent bitlines in the memory. The bitlines are precharged to a fixed potential in a conduction path through the bitswitches (T1), rather than using local precharge devices at the sense amplifier (51). To write, bitswitches (T1) and writepath transistors (T3) apply the fixed potential to one of the true bitline (BT0) and the reference bitline (BC0). Bitswitches (T1) on such other memory cells not currently being written isolate the bitline coupled to those memory cells when setting the sense amplifiers, such that the stored contents of such memory cells not being written are refreshed (written back) at the time that the selected memory cell is written.
(FR)
Cette invention concerne un système et un procédé permettant d'écrire de façon précoce dans un cycle mémoire en maintenant une seule ligne binaire réelle (BT0) et une ligne binaire de référence (BC0) à un potentiel fixe, c'est-à-dire à la terre, lorsque l'amplificateur de détection (51) est enclenché. L'amplificateur de détection (51) amplifie une petite différence de tension entre la ligne binaire réelle (BT0) et la ligne binaire de référence (BC0) à des niveaux logiques prédéterminés de haute et de basse tension en vue de l'écriture d'une date dans une cellule mémoire. Ainsi, l'écriture peut être menée à bien environ dans le même laps de temps que la lecture, sans risque de corruption de données sur des lignes binaires adjacentes de la mémoire. Les lignes binaires sont préchargées selon un potentiel fixe sur un chemin de conduction par les commutateurs binaires (T1), et non au moyen de dispositifs de précharge locaux au niveau de l'amplificateur de détection (51). Pour l'écriture, des commutateurs binaires (T1) et des transistors de chemin d'écriture (T3) appliquent le potentiel fixe soit à la ligne binaire réelle (BT0), soit à la ligne binaire de référence (BC0). Les commutateurs binaires (T1) sur de telles cellules de mémoire ne faisant pas actuellement l'objet d'une écriture isolent la ligne binaire couplée à ces cellules de mémoire lorsque les amplificateurs de détection s'enclenchent de sorte que les contenus stockés sur ces cellules ne sont pas réécrits au moment ou la cellule de mémoire sélectionnée fait l'objet d'une écriture.
Également publié en tant que
RU2004114855
RU2004114858
RU2004114883
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