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Paramétrages

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1. WO2003003218 - UTILISATION DE BITS TYPES POUR SUIVRE LE STOCKAGE DE CODES DE CORRECTION D'ERREUR ET PRECODER DES BITS DANS UNE ANTEMEMOIRE A DEUX NIVEAUX

Numéro de publication WO/2003/003218
Date de publication 09.01.2003
N° de la demande internationale PCT/US2002/012768
Date du dépôt international 02.04.2002
Demande présentée en vertu du Chapitre 2 18.12.2002
CIB
G06F 12/08 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
CPC
G06F 11/1012
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
07Responding to the occurrence of a fault, e.g. fault tolerance
08Error detection or correction by redundancy in data representation, e.g. by using checking codes
10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
1008in individual solid state devices
1012using codes or arrangements adapted for a specific type of error
G06F 12/0897
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0893Caches characterised by their organisation or structure
0897with two or more cache hierarchy levels
G06F 9/30152
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
30145Instruction analysis, e.g. decoding, instruction word fields
30149of variable length instructions
30152Determining start or end of instruction; determining instruction length
G06F 9/3802
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3802Instruction prefetching
G06F 9/382
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3818Decoding for concurrent execution
382Pipelined decoding, e.g. using predecoding
Déposants
  • ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place Mail Stop 68 P.O. Box 3453 Sunnyvale, CA 94088-3453, US
Inventeurs
  • ZURASKI, Gerald, D., Jr.; US
Mandataires
  • DRAKE, Paul, S.; Advanced Micro Devices, Inc. 5204 East Ben White Boulevard Mail Stop 562 Austin, TX 78741, US
  • WRIGHT, Hugh, R.; Brookes Batchellor 102-108 Clerkenwell Road LondonEC1M 5SA, GB
Données relatives à la priorité
09/892,32826.06.2001US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) USING TYPE BITS TO TRACK STORAGE OF ECC AND PREDECODE BITS IN A LEVEL TWO CACHE
(FR) UTILISATION DE BITS TYPES POUR SUIVRE LE STOCKAGE DE CODES DE CORRECTION D'ERREUR ET PRECODER DES BITS DANS UNE ANTEMEMOIRE A DEUX NIVEAUX
Abrégé
(EN)
A microprocessor (10) configured to store victimized instruction and data bytes is disclosed. In one embodiment, the microprocessor includes a predecode unit (12), and instruction cache (16), a data cache (28), and a level two cache (50). The predecode unit received instruction bytes and generates corresponding predecode information that is stored in the instruction cache with the instruction bytes. The data cache received and stores data bytes. The level two cache is configured to receive and store victimized instruction bytes from the instruction cache along with parity information and predecode information, and victimized data bytes from the data cache along with error correction code bits. Indicator bits may be stored on a cache line basis to indicate the type of data is stored therein.
(FR)
L'invention concerne un microprocesseur (10) configuré de façon à stocker des multiplets d'instructions et de données victimes d'erreurs. Dans un mode de réalisation, ledit microprocesseur comprend une unité de prédécodage (12), une antémémoire d'instructions (16), une antémémoire de données (28) et une antémémoire à deux niveaux (50). L'unité de précodage reçoit des multiplets d'instructions et génère des informations de précodage correspondantes stockées dans l'antémémoire d'instructions avec lesdits multiplets d'instructions. L'antémémoire de données reçoit et stocke des multiplets de données. L'antémémoire à deux niveaux est configurée de façon à recevoir et à stocker des multiplets d'instructions victimes d'erreurs provenant de l'antémémoire d'instructions ainsi que des informations de parité et des informations de prédécodage, et des multiplets de données victimes d'erreurs provenant de l'antémémoire de données ainsi que des bits de codes de correction d'erreur. Des bits d'indicateur peuvent être stockés sur la base d'une ligne d'antémémoire afin d'indiquer le type de données stockées dans ladite ligne.
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