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1. WO2003001601 - MASQUE DE GRAVURE SEPARATEUR POUR MEMOIRE NON VOLATILE DE TYPE SONOS

Numéro de publication WO/2003/001601
Date de publication 03.01.2003
N° de la demande internationale PCT/US2001/048825
Date du dépôt international 14.12.2001
CIB
H01L 21/8246 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78avec une division ultérieure du substrat en plusieurs dispositifs individuels
82pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8232Technologie à effet de champ
8234Technologie MIS
8239Structures de mémoires
8246Structures de mémoires mortes (ROM)
H01L 27/105 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04le substrat étant un corps semi-conducteur
10comprenant une pluralité de composants individuels dans une configuration répétitive
105comprenant des composants à effet de champ
CPC
H01L 27/105
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
H01L 27/11568
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
112Read-only memory structures ; [ROM] and multistep manufacturing processes therefor
115Electrically programmable read-only memories; Multistep manufacturing processes therefor
11563with charge-trapping gate insulators, e.g. MNOS or NROM
11568characterised by the memory core region
H01L 27/11573
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
112Read-only memory structures ; [ROM] and multistep manufacturing processes therefor
115Electrically programmable read-only memories; Multistep manufacturing processes therefor
11563with charge-trapping gate insulators, e.g. MNOS or NROM
11573characterised by the peripheral circuit region
Déposants
  • ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453, US
Inventeurs
  • RAMSBEY, Mark, T.; US
  • DERHACOBIAN, Narbeh; US
  • WANG, Janet; US
  • HUI, Angela; US
  • PHAM, Tuan; US
  • SUNKAVALLI, Ravi; US
  • RANDOLPH, Mark; US
Mandataires
  • RODDY, Richard, J.; Advanced Micro Devices, Inc. One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453, US
Données relatives à la priorité
09/885,49020.06.2001US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SPACER ETCH MASK FOR SONOS MEMORY
(FR) MASQUE DE GRAVURE SEPARATEUR POUR MEMOIRE NON VOLATILE DE TYPE SONOS
Abrégé
(EN)
One aspect of the present invention relates to a method of forming spacers (56) in a SONOS type nonvolatile semiconductor memory device, involving providing a substrate (40) having a core region (42) and periphery region (44), the core region (42) containing SONOS type memory cells (48) and the periphery region (44) containing gate transistors (50); implanting a first implant into the core region (42) and a first implant into the perifery region (44) of the substrate (40); forming a spacer material (52) over the substrate (40); masking the core region (42) and forming spacers (56) adjacent the gate transistors (50) in the perifery region (44); and implanting a second implant into the perifery region (44) of the substrate (40).
(FR)
Un aspect de la présente invention concerne un procédé pour établir des séparateurs (56) dans un dispositif de mémoire à semi-conducteurs non volatile de type SONOS. Ce procédé consiste à disposer d'un substrat (40) présentant une région de coeur (42) et une région périphérique (44). La région de coeur (42) contient des cellules mémoire de type SONOS (48) et la région périphérique (44) contient des transistors à grille (50). Ce procédé consiste ensuite à implanter un premier implant dans la région de coeur (42) et un premier implant dans la région périphérique (44) du substrat (40), à placer un matériau séparateur (52) sur le substrat (40), à masquer la région de coeur (42) et à établir des séparateurs (56) adjacents aux transistors à grille (50), dans la région périphérique (44), puis à implanter un second implant dans la région périphérique (44) du substrat (40).
Également publié en tant que
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