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1. (WO2002019396) TRANSISTORS A DOUBLE GRILLE DAMASCENE ET LEURS PROCEDES DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/019396    N° de la demande internationale :    PCT/US2001/026920
Date de publication : 07.03.2002 Date de dépôt international : 29.08.2001
Demande présentée en vertu du Chapitre 2 :    28.03.2002    
CIB :
H01L 21/336 (2006.01), H01L 21/84 (2006.01), H01L 27/12 (2006.01), H01L 29/10 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01), H01L 29/51 (2006.01), H01L 29/78 (2006.01), H01L 29/786 (2006.01)
Déposants : BOISE STATE UNIVERSITY [US/US]; 1910 University, Boise, Idaho 33725-1000 (US) (Tous Sauf US).
PARKE, Stephen, A. [US/US]; (US) (US Seulement)
Inventeurs : PARKE, Stephen, A.; (US)
Mandataire : LAURENCE, Kevin, B.; Stoel Rives LLP, Standard Insurance Center, 900 SW Fifth Avenue, Suite 2300, Portland, OR 97204-1268 (US)
Données relatives à la priorité :
60/229,552 29.08.2000 US
60/287,226 27.04.2001 US
09/942,533 29.08.2001 US
Titre (EN) DAMASCENE DOUBLE GATED TRANSISTORS AND RELATED MANUFACTURING METHODS
(FR) TRANSISTORS A DOUBLE GRILLE DAMASCENE ET LEURS PROCEDES DE FABRICATION
Abrégé : front page image
(EN)This invention provides the structure and fabrication process of a completely planar, Damascene double gated transistor (100). The structure has a novel self-aligned, hyper-abrupt retrograde body (130) and a zero-parasitic, endwall gate-body connection. The structure (100) provides for increased density and enables ultra low power to be utilized. The methods also provide for simultaneously making both four-terminal and dynamic threshold MOSFET devices.
(FR)Cette invention concerne le procédé permettant la structure et la fabrication d'un transistor (100) à double grille damascène complètement planaire. La structure présente un nouveau corps (130) rétrograde, auto-aligné, hyperabrupte et une connexion grille/substrat de paroi d'extrémité, à niveau de perturbation zéro. La structure (100) fournit une densité accrue et permet l'utilisation d'une puissance ultra basse. Les procédés permettent également de fabriquer simultanément des dispositifs MOSFET à la fois quadripôles et à seuil dynamique.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)