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1. WO2001073846 - DISPOSITIF A SEMI-CONDUCTEURS

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[ JA ]
明 細 書

半 導体 装置

技術分野

本発明は半導体装置に関し、特に、増幅作用を有するメモリセルを用いた高集 積なメモリを含む半導体装置に関する。

背景技術

ダイナミック · ランダム · アクセス ' メモリ(DRAM) は、高集積で高速な メモリとして、パーソナルコンピュータのメインメモリなどに広く用いられてい る。 1個のトランジスタと 1個のキャパシタからなる 1 トランジスタ 1キャパシ タ ( 1 T 1 C) 型セルをメモリセルとして用いている。しかし、近年の半導体装 置では、 MOS トランジスタの微細化に伴う耐圧低下と、低消費電力化のために 動作電圧が低くなつている。これに伴い、 1 トランジスタセルを用いた DRAM では、メモリセル自体に増幅作用がないのでメモリセルからの読み出し信号量が 小さく、動作が各種の雑音を受けて不安定になり易くなる。

そこで、増幅作用により大きな読み出し信号量を得ることができるメモリセル として、 1 トランジスタセルが実用化される以前に用いられていた増幅作用を持 ついわゆるゲインセルが、再び注目されている。

ゲインセルは、例えば、アイ . ィ一 .ィー .ィー、インターナショナル · ソリ ッドーステート ·サーキッッ ·カンファレンス、ダイジェスト 'ォブ 'テク二力 ノレ 'ペーパーズ、第 1 0頁から第 1 1頁( 1 9 72年)(IEEE International

Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp. 10-11,

1972) (以下、文献 1 と称する)や、アイ 'ィー 'ィ一 'ィ一、インタ一ナショ ナノレ . ソリッド—ステート 'サーキッッ .カンファレンス、ダイジエスト 'ォブ . テクニカル ·ペーパーズ、第丄 2頁から第 1 3頁( 1 9 7 2年)(IEEE

International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp. 12-13, 1972) (以下、文献 2と称する)で述べられている。これらは、シリ コン表面上に 3個のトランジスタを並べたメモリセル(以下、 3 トランジスタセ ルと称する)となっている。

新たな構造のゲインセルとして、 2個のトランジスタと 1個のキャパシタで構 成したメモリセルが、アイ ' ィ一 . ィーエレクト口ニックス ' レターズ( 1 9 9 9年 5月 1 3 日)、第 3 5卷、 1 0号(IEE ELECTRONICS LETTERS 13th May 1999 Vol. 35 No. 10) (以下、文献 3と称する)で提案されている。文献 3の図 4に示されているメモリセルは、縦形構造の低リークトランジスタにより、非常 にすぐれたデータ保持特性を実現できる可能性がある。また、 2個のトランジス タと 1個のキャパシタを一体化した構造となっているため、文献 1や文献 2の 3 トランジスタセルに比べ高集積にできる。

文献 3のメモリセルは、 M〇S トランジスタのボディの他に、ヮ一ド線、ビッ ト線、センス線、接地電圧の 4端子を有し、これらを配線と接続しなければなら ず、接続のためのコンタクトが必要である。そのため、マスク合わせ精度などを 考慮すると、セル面積が大きくなる可能性があり、これを回避する手段は文献 3 には示されていない。

D R AMが広く用いられている理由は、その高集積な 1 T 1 C型セルにより、 チップ面積が小さく、ビット単価がスタティック · ランダム ·アクセス ' メモリ よりも低いためである。文献 3で示されているようなメモリセルを用いたメモリ も、市場で広く受け入れられるためには、 D R AMと同等もしくはそれ以上の高 集積性が望まれる。

本発明の目的は、増幅作用を持つメモリセルを高集積に実現し、低電圧で高速 に動作する小さな面積のメモリを有する半導体装置を提供することにある。

発明の開示

本願によって開示される発明のうち代表的なものを説明すれば、以下のとおり である。

すなわち、上記目的を達成するために、本発明に係る半導体装置は、データ線

(後述する実施例の図 1で言えば、データ線 DL) と、上記データ線と交差する 第 1のワード線(W L 0 ) と、上記デ一タ線と交差する第 2のヮード線(W L 1 ) と、上記データ線と上記第 1のヮード線との交点に設けられた第 1のメモリセル (MC 0) と、上記データ線と上記第 2のワード線との交点に設けられた第 2の メモリセル(MC 1 ) とを有する半導体装置において、

上記第 1のメモリセルは、

書き込み時に信号経路となる第 1のトランジスタ(M0) と、

読み出し時に信号経路となる第 2のトランジスタ(Ml ) と、

電荷を蓄えることにより情報を保持する第 1の蓄積ノード(N) とを有し、 上記第 2のメモリセルは、

書き込み時に信号経路となる第 3のトランジスタ(MO) と、

読み出し時に信号経路となる第 4のトランジスタ(Ml ) と、

電荷を蓄えることにより情報を保持する第 2の蓄積ノード(N) とを有し、 上記第 4のトランジスタから上記データ線への読み出し信号の経路が、上記第 2のトランジスタを含むように構成することを特徴とするものである。

この場合、上記第 1のトランジスタのゲートを、上記第 1のヮード線に接続し、 上記第 3のトランジスタのゲートを、上記第 2のヮード線に接続すれば好適であ る。更に、上記第 1のトランジスタのソース Zドレイン端子の一方を、上記デ一 タ線に接続し、他方を上記第 1の蓄積ノードに接続し、上記第 3のトランジスタ のソース/ドレイン端子の一方を、上記データ線に接続し、他方を上記第 2の蓄 積ノ一ドに接続すれば好適である。

また、本発明に係る半導体装置は、書き込み用データ線(後述する実施例の図 3 7で言えば、データ線 D LW) と、読み出し用データ線(D LR) と、上記書 き込み用データ線及び読み出し用データ線と交差する第 1のワード線(WL 0) と、上記書き込み用データ線及び読み出し用データ線と交差する第 2のワード線 (WL 1 ) と、上記書き込み用データ線と上記第 1のワード線との交点に設けら れた第 1のメモリセル(MC 0) と、上記書き込み用データ線と上記第 2のヮー ド線との交点に設けられた第 2のメモリセル(MC 1 ) とを有する半導体装置に

おいて、

上記第 1のメモリセルが、

書き込み時に信号経路となる第 1のトランジスタ(M O ) と、

読み出し時に信号経路となる第 2のトランジスタ(M l ) と、

電荷を蓄えることにより情報を保持する第 1の蓄積ノード(N ) とを有し、 上記第 2のメモリセルが、

書き込み時に信号経路となる第 3のトランジスタ(M 0 ) と、

読み出し時に信号経路となる第 4のトランジスタ(M l ) と、

電荷を蓄えることにより情報を保持する第 2の蓄積ノード(N ) とを有し、 上記第 4のトランジスタから上記読み出し用データ線への読み出し信号の経路 力 上記第 2のトランジスタを含むように構成することもできる。

この場合、上記書き込み用データ線と上記読み出し用データ線を、異なる配線 層で構成すれば好適である。

図面の簡単な説明

図 1は実施例 1のメモリセル構成の例を示す図、

図 2は実施例 1のメモリセルの動作を示すタイミング図、

図 3は同期式メモリの構成例を示すブロック図、

図 4は図 3に示したメモリアレー部の構成例を示すプロック図、

図 5は図 4に示したサブァレーの構成例を示す図、

図 6は図 5に示したサブヮードドライバの構成例を示す回路図、

図 7は図 6に示したサブヮードドライバの動作を示すタイミング図、

図 8は図 5に示したセンスアンプの構成例を示す回路図、

図 9は図 8に示したセンスアンプの動作を示すタイミング図、

図 1 0は実施例 2のメモリセル構成の例を示す図、

図 1 1は図 1 0に示したプロック選択セルの書き込み動作を示すタイミング図、 図 1 2は実施例 2のメモリセルのレイァゥトを示す図、

図 1 3は図 1 2のレイァゥト図中に示した A-A'線に沿った部分のメモリセル構 造を示す断面図、

図 1 4は図 1 2のレイァゥト図中に示した B-B'線に沿った部分のメモリセル構 造を示す断面図、

図 1 5は図 1 2のレイァゥト図中に示した C-C'線に沿った部分のメモリセル構 造を示す断面図、

図 1 6は実施例 2のメモリセルの製造工程(その 1 を示す B-B'断面図、 図 1 7は実施例 2のメモリセルの製造工程(その 1 を示す C- C'断面図、 図 1 8は実施例 2のメモリセルの製造工程(その 2 を示す B-B'断面図、 図 1 9は実施例 2のメモリセルの製造工程(その 2 を示す C-C'断面図、 図 2 0は実施例 2のメモリセルの製造工程(その 3 を示す B - B'断面図、 図 2 1は実施例 2のメモリセルの製造工程(その 3 を示す C-C'断面図、 図 2 2は実施例 2のメモリセルの製造工程(その 4 を示す B - B'断面図、 図 2 3は実施例 2のメモリセルの製造工程(その 4 を示す C-C'断面図、 図 2 4は実施例 2のメモリセルの製造工程(その 5 を示す B- B'断面図、 図 2 5は実施例 2のメモリセルの製造工程(その 5 を示す C-C'断面図、 図 2 6は実施例 3のメモリセル構造を示す図であり図 1 2の B-B'線に沿った 部分の断面図、

図 2 7は実施例 3のメモリセル構造を示す図であり図 1 2·の C-C'線に沿った 部分の断面図、

図 2 8は実施例 3のメモリセルの製造工程(その 4 を示す B- B'断面図、 図 2 9は実施例 3のメモリセルの製造工程(その 4 を示す C-C'断面図、 図 3 0は実施例 3のメモリセルの製造工程(その 5 を示す B-B'断面図、 図 3 1は実施例 3のメモリセルの製造工程(その 5 を示す C-C'断面図、 図 3 2は実施例 4のメモリセル構成の例を示す図、

図 3 3は図 3 2に示したメモリセルの動作を示すタイグ図、

図 3 4は実施例 4のメモリセルのレイァゥトを示す図、

図 3 5は図 3 4のレイァゥト図中に示した B-B'線に沿った部分のメモリセル構 造を示す断面図、

図 3 6は図 3 4のレイァゥト図中に示した C-C'線に沿った部分のメモリセル構 造を示す断面図、

図 3 7は実施例 5のメモリセル構成の例を示す図、

図 3 8は図 3 7に示したメモリセルの動作を示すタイミング図、

図 3 9は実施例 5のメモリセルのレイァゥトを示す図、

図 4 0は図 3 9のレイァゥト図中に示した A - A'線に沿った部分のメモリセル構 造を示す断面図、

図 4 1は図 3 9のレイァゥト図中に示した B-B'線に沿った部分のメモリセル構 造を示す断面図、

図 4 2は図 3 9のレイァゥト図中に示した C-C'線に沿った部分のメモリセル構 造を示す断面図、

図 4 3は実施例 5のメモリセルの製造工程(その 1 を示す B- B'断面図、 図 4 4は実施例 5のメモリセルの製造工程(その 1 を示す C - C'断面図、 図 4 5は実施例 5のメモリセルの製造工程(その 2 を示す B-B'断面図、 図 4 6は実施例 5のメモリセルの製造工程(その 2 を示す C-C'断面図、 図 4 7は実施例 5のメモリセルの製造工程(その 3 を示す B-B'断面図、 図 4 8は実施例 5のメモリセルの製造工程(その 3 を示す C- C'断面図、 図 4 9は実施例 5のメモリセルの製造工程(その 4 を示す B- B'断面図、 図 5 0は実施例 5のメモリセルの製造工程(その 4 を示す C-C'断面図、 図 5 1は実施例 5のメモリセルの製造工程(その 5 を示す B-B'断面図、 図 5 2は実施例 5のメモリセルの製造工程(その 5 を示す C-C'断面図、 図 5 3は実施例 5のメモリセルの製造工程(その 6 を示す B-B'断面図、 図 5 4は実施例 5のメモ 製造工程(その 6 を示す C-C'断面図、 図 5 5は実施例 5のメモリセルの別なアウトを示す図である:

発明を実施するための最良の形態

以下では、本発明に係る半導体装置の具体的な実施例につき、添付図面を参照 しながら詳細に説明する- なお、本明細書では「M O S トランジスタ」を、絶縁ゲ 一ト型電界効果型卜ランジスタを意味する略式表現として用いることとする。 く実施例 1 >

本発明によるメモリセル構成の例を図 1に示す。 4個のメモリセル MC0〜MC3を 一^ 3のメモリセルブロック MCTとしてレ、る。各メモリセルは、書き込み用 P M O S トランジスタ M0、読み出し用 N M O S トランジスタ Ml、このトランジスタ Mlと並 列に設けられ非選択状態を保つ非選択用 N M O S トランジスタ M2で構成されてお り、蓄積ノード Nに電荷を保持することにより、情報を記憶する。なお、ここでの 書き込みと読み出しは、メモリセルとデータ線との間での信号の授受を意味し、 メモリ全体での書き込み動作や読み出し動作とは異なる意味である。

書き込み用トランジスタ M0と非選択用トランジスタ M2のゲートは、それぞれヮ ード線 WL0〜WL3に接続され、 4個のメモリセルで並列に配置された書き込み用ト ランジスタ M0の各ソース/ドレイン経路はデータ線 DLに接続される。読み出し用 トランジスタ Mlと非選択用トランジスタ M2の各ソース/ドレイン経路は、 4個の メモリセルで直列接続され、ブロック選択線 BWLにより制御されるブロック選択ト ランジスタ MBを介してデータ線に接続されている。

このようなメモリセル構成により、後で具体的な例を示して説明するように、 高集積で安定動作が可能なメモリを実現できる。この図では、説明を簡単にする ため、 4個のメモリセルでメモリセルブロックを構成している場合を示している 、 4個に限定されるわけではなく、 8個や 1 6個のメモリセルでメモリセルブ 口ック MCTを構成しても良く、メモリセル数を增やした方が、ブロック選択トラン ジスタ MBのメモリセルプロック MCT当りに占有する面積の割合が小さくなる。すな わち、ある一定のメモリ容量を実現する複数のメモリセルプロックの合計の面積 が小さくなる。ただし、メモリセル数を増やすと、読み出し時の電流経路となる 直列接続のトランジスタ数が多くなり、読み出し電流が小さくなる。そのため、 4個から 1 6個程度のメモリセルでメモリセルブロックを構成することが望まし レ、。これは、以下の実施例全てで同様である。

この図 1に示したメモリセル構成の動作を、図 2に従い説明する。同図で、 VB, VR, VWはそれぞれ、待機用ワード線電圧、読み出し用ワード線電圧、書き込み用

ワード線電圧である。また、 VDL, VSSはそれぞれ、ハイ(高レベル)書き込み電 圧とロウ (低レベル)書き込み電圧である。図 1に示した構成で、各トランジス タのしきい値電圧は、以下の動作を実現できるように設定する。なお、図 2中に は N M O S トランジスタのしきい値電圧 Vtnを示してある。

待機状態では、プロック選択線 BWLは、読み出し用ヮ一ド線電圧 VRとなっており、 ブロック選択トランジスタ MBが非導通の状態(オフ状態)にあり、メモリセル MC0 の読み出し用トランジスタ Mlと非選択用トランジスタ M2がデータ線 Dしから分離さ れている。一方、ワード線 WL0〜WL3はいずれも、高レベルの待機用ワード線電圧 VBとなっている。これにより、各メモリセル内で非選択用トランジスタ M2が導通 している状態(オン状態)にあり、メモリセル MC0〜MC3の内部ノード S, Dはいず れも、ソース線 SLと同じ低レベル VSSとなっている。なお、読み出し用トランジス タ Mlは、蓄積ノード Nに保持されている電圧に応じて、オフ状態かオン状態にある。 動作の際にはまず、いずれかのワード線を読み出し用ワード線電圧 VRとし、メ モリセルを選択する。以下では、ワード線 WL1によりメモリセル MC1を選択したも のとして説明する。

選択されたメモリセル MC1内で、非選択用トランジスタ M2はオフとなり、読み出 し用トランジスタ Mlがオフ状態であるかオン状態であるかにより、内部ノード S と Dの間が導通するか非導通であるかが定まる。他のメモリセル MC0, MC2, MC3で は、ワード線が待機用ワード線電圧 VBに保たれ、非選択用トランジスタ M2がオン 状態であるので、内部ノード Sと Dの間が導通している。ここで、ブロック選択線 BWLを待機用ヮード線電圧 VBにすることにより、メモリセル MC 1の読み出し用トラ ンジスタ Mlがオン状態であれば、メモリセルブロック MCTを介しデータ線 DLからソ ース線 SLへ電流が流れる。一方、メモリセル MC1の読み出し用トランジスタ Mlがォ フ状態であれば、データ線 DLからソース線 Sしへは電流が流れない。すなわち、メ モリセル MC1の蓄積ノード Nに記憶している情報が ' 1 ' である力 ' 0 ' であるか により、データ線 DLからソース線 SLへ電流が流れるか否かが定まる。なお、図 2 中では、情報 ' 1 ' を(1 ) で、情報 ' 0 ' を(0) で示し、他のタイミング図に おいても同様である。この電流を検出する二とにより、選択されたメモリセルが

記憶している情報を判別できる。

図 2では、データ線 DLの電位を実線で示したように、最初に高レベル VDしのフロ 一ティング状態として、メモリセルブロック MCTを介して放電し、その電圧を後で センスアンプにより増幅する場合を示している。

センス動作完了後、ブロック選択線 BWLを読み出し用ヮード線電圧 VRに戻し、電 流経路を遮断する。そして、選択ヮード線 WL1を書き込み用ヮード線電圧 VWとする。 これにより、メモリセル MC1内で、書き込み用トランジスタ M0がオンになり、デー タ線 DLの電圧が蓄積ノ一ド Nに印加され、情報がメモリセル MC 1に書き込まれる。 なお、書き込み用 P M O S トランジスタのしきい値電圧は、書き込み用ワード線 電圧 VWではオン状態となり、読み出し電圧 VR及び待機用電圧 VBではオフ状態とな るように設定しておく。

この時、ブロック選択トランジスタ MBにより、メモリセルブロック MCTを介した データ線 DLからソース線 SLへの電流経路は遮断されているため、貫通電流が流れ ることなく、安定した書き込み動作が実現される。他のメモリセル MC0, MC2, C3 では、ワード線が待機用ワード線電圧 VBに保たれ、書き込み用トランジスタ M0が オフ状態であるので、内部ノード Nの電圧は変化しない。選択ワード線 WL1を待機 用ヮード線電圧 VBに戻すことにより、メモリセル MC1内で書き込み用トランジスタ M0がオフとなり、書き込み動作が完了する。

以上のように、この実施例のメモリセル構成では、読み出し用トランジスタと 並列に非選択用トランジスタを設けることにより、非選択のメモリセル中に確実 に電流経路を形成できる。しかも、書き込み用トランジスタ M0を P M O S トラン ジスタ、非選択用トランジスタ M2を N M O S トランジスタと相補な構成にしてい るため、待機用ワード線電圧 VBを十分高い電圧にして、書き込み用トランジスタ M0を十分リーク電流が小さいオフ状態に、非選択用トランジスタ M2を十分チヤネ ル抵抗が小さいオン状態にすることが可能である。

また、非選択メモリセルの非選択用トランジスタがオンしていることにより、 読み出し時と同じく、選択メモリセルの読み出し用トランジスタのソースは低レ ベル VSSとなる。読み出し用トランジスタのチャネルからの力ップリングがあって も、蓄積ノードの電圧が書き込み時と読み出し時はほぼ同じになるため、実効的 な蓄積電圧が小さくなってしまう恐れがない。

なお、書き込み用トランジスタ M0を N M O S トランジスタ、読み出し用トラン ジスタ Ml , 非選択用トランジスタ M2,ブロック選択トランジスタ MBを P M O S 卜 ランジスタとし、電圧関係を逆にして制御して動作させることも可能である。場 合によっては、その方が製造工程が簡略化できる。しかし、特性面では P M O S トランジスタの方が N M O S トランジスタよりも一般にコンダクタンスが小さい ため、リーク電流を小さくすべき書き込み用トランジスタ M0を P M O S トランジ スタとし、オン抵抗を小さくしたい読み出し用トランジスタ Ml、非選択用トラン ジスタ M2、ブロック選択トランジスタ MBを N M O S トランジスタとした図 1の構 成が好適である。

特開平 4 3 4 6 3号公報或いは特開平 4 1 4 7 4 9 0号公報に、 1 T 1 C 型 D R AMセルを縦続接続してメモリセルプロックとしたメモリセル構成が開示 されている。これらの公報で開示されるメモリセル構成では、ブロック単位で、 最初に書き込んだメモリセルから最後に読み出すようなシリアルな動作である。 これに対して、本発明のメモリセル構成は、メモリセルブロック内の非選択メモ リセルの情報を破壊することなく、任意のメモリセルにアクセス可能である。し たがって、本発明のメモリセル構成は、通常の D R AMと同様な制御が可能であ り、同等なアクセス時間を実現できる。

以上はメモリセルからの読み出し動作とメモリセルへの書き込み動作を述べて おり、メモリとしての読み出しあるいは書き込み動作は、センス動作完了後に、 外部との信号の授受を行うことにより行われる。また、メモリセルから読み出し た情報を再書き込みすることにより、リフレッシュ動作が行われる。

なお、以上の読み出し動作と再書き込み動作の結果、選択メモリセルの蓄積ノ ードの状態が反転する。このような場合、前記文献 2で述べられているように、 情報が正論理と負論理のレ、ずれになっているかを示すフラグを記憶しておき、そ のフラグとの論理和をとつて、外部との信号の授受を行うことにより、正しく読 み出しあるいは書き込み動作を行うことができる。あるいは、 2サイクルを単位

として動作を行い、メモリセル内の蓄積ノ一ドを 2回反転させて元に戻す動作方 式をとることもできる。この場合、メモリとしてのサイクル時間が大きくなる力;、 アクセス時間への影響が小さく、面積ペナルティも小さレ、。

次に、このメモリセル構成を用いたメモリの全体構成を説明する。図 3は、同 期式メモリの構成例の要部ブロック図である。クロックバッファ CLKB,コマンド バッファ CB, コマンドデコーダ CD, アドレスバッファ AB, カラムアドレスカウン タ YCT,入力バッファ DIB, 出力バッファ DOBを有し、さらにメモリアレイ MARを含 んだセクタ SCTO, SCT1 , …が設けられている。セクタはバンクに対応しているが、 バンクあたり複数個のセクタとしてもよい。セクタはさらに、ロウプリデコーダ XPD, カラムプリデコーダ YPD, ライトバッファ WB, メインアンプ MAなどを有する。 各回路ブロックは、以下のような役割を果たす。クロックバッファ CLKBは、外 部ク口ック CLKを內部ク口ック CLKIとして、コマンドデコーダ CDなどに分配する。 コマンドデコーダ CDは、外部からの制御信号 CMDに応じて、ァドレスバッファ AB、 カラムァドレスカウンタ YCT、入力バッファ DIB、出力バッファ DOBなどを制御する 制御信号を発生する。アドレスバッファ ABは、外部クロック CLKに応じた所望のタ ィミングで、外部からのァドレス ADRを取り込み、口ゥァドレス BXを口ゥァドレス プリデコーダ XPDへ送る。ロウアドレスプリデコーダ XPDは、ロウアドレス BXをプ リデコードし、ロウプリデコードアドレス CXとマット選択信号 MSを、メモリァレ 一 MARへ出力する。

ァドレスバッファ ABはまた、カラムァドレスをカラムァドレスカウンタ YCTへ送 る。カラムァドレスカウンタ YCTはそのァドレスを初期値として、バースト動作を 行うカラムァドレス BYを発生し、カラムァドレスプリデコーダ YPDによりプリデコ 一ドして、カラムプリデコードアドレス CYをメモリアレー MARへ出力する。入カバ ッファ DIBは、外部との入出力データ DQのデータを所望のタイミングで取り込んで、 ライトデータ GIをライトバッファ WBへ出力する。

ライトバッファ WBは、ライトデータ GIをメイン入出力線 MI0へ出力する。一方、 メインアンプ MAは、メイン入出力線 MI0の信号を増幅し、リードデータ GOを出カバ ッファ DOBへ出力する。出力バッファ DOBは、入出力データ DQへ所望のタイミ

で、リードデータ GOを出力する。

このように、本発明によるメモリセル構成を用いて、シンク口ナス D R A M ( S D R A M) と同様なブロック構成の同期式メモリが実現できる。外部ク口ック CLK と同期してコマンドゃァドレスの取り込み及びデータの入出力を行う同期式メモ リとすることにより、高い周波数での動作が可能であり、高データレートが実現 できる。本発明によるメモリセル構成は、 S D R A Mに限らず、 1 T 1 C型メモ リセルを用いた D R A Mについて開発されている各種の高速メモリ方式に応用で さる。

図 4は、図 3中のメモリアレー MARの構成例を示している。サブヮードドライノく 部 WDG00〜WDG74とセンスアンプ部 SAG00〜SAG83により、複数(この図では 8 X 4 の 3 2 ) 個のサブアレー MCA00〜MCA73に分割されている。サブワードドライバ部 WDG00〜WDG74は、ロウデコーダ XDEC0〜XDEC7により選択されて動作する。一方、 センスアンプ部 SAG00〜SAG83は、センスアンプ制御回路 SAC0〜SAC8により制御さ れ、カラムデコーダ YDECにより選択される。

図 5は、図 4中のサブアレー MCA22と、これに隣接するサブワードドライバ部

WDG22, WDG23及びセンスアンプ部 SAG22, SAG32を取り出して、これらの内部構成 を示している。サブァレー MCA22は、図 1に示したような構成のメモリセルブロッ ク MCTがマトリクス状に配置されて構成されている。各メモリセルブロックは、図 1と同様に、 4本のワード線(例えば、 WL00〜WL03) とブロック選択線(例えば、 BWL0) により制御され、データ線(例えば、 DL0) と信号の授受を行う。ワード線 WL00〜WL03, WL 10〜WL 13, WL20〜WL23,…とブロック選択/線 BWLO, BWL 1 , BWし 2, …は、サブワードドライバ部 WDG22 , WDG23内のサブヮ一ドドライバブロック SWDB, SWDAのいずれかにより駆動される。ここで、サブヮードドライバブロック STOAは、 2本のワード線を駆動する回路であり、サブワードドライバブロック SWDBは、 2 本のヮード線に加えてブロック選択線の駆動も行う回路である。データ線 DL0, DL 1, DL2, DL3, …は、センスアンプ部 SAG22, SAG3内のセンスアンプ SAのいずれかに接 続されている。

ここで用いている構成は、口ゥ系については階層型ヮード線構成と呼ばれてい

る構成であり、カラム系については多分割データ線構成と呼ばれている構成であ り、いずれも D R A Mで一般に用いられている構成を応用したものである 2 この ように、メモリセルアレーを複数のサブアレーに分割することにより、ワード線 及びデータ線の線長を短くして、高速な動作を可能にしている。サブワードドラ ィバ部 WDG00〜WDG74とセンスアンプ部 SAG00〜SAG83はいずれも、端に配置されて いるもの以外は、二つのサブアレーで共有されており、面積増加が抑えられてい る。

図 6は、サブヮードドラィバブロック SWDBの構成例を示している。同図で、 SWD0, SWD3は、ワード線 WL0, WL3を駆動するサブワードドライバで、それぞれ N M O S トランジスタ MW0と P M O S トランジスタ MW1, MW2で構成されている。 BSWDは、ブ 口ック選択線 BWLのドライバで、 N M O S トランジスタ MW3 , MW5と P M O S トラン ジスタ MW4, MW6で構成されている。このサブワードドライバブロック SWDBは、口 ゥデコーダによりロウァドレスをデコードして選択的に駆動されるメインヮード 線 MWLにより選択される。このメインワード線丽しは、サブアレー上を、メモリセ ルで使用しない上層のメタル層で配線される。また、サブワードドライノく SWD0, SWD3の選択信号線 FX0, FX3 , FXOB, FX3Bとブロック選択信号ドライバ BSWDの制御 信号線 BFX及び電源配線 VB, VW, VRがサブワードドライバ部上に設けられる。

なお、図 5中のサブワードドライバブロック SWDAは、このサブワードドライバ ブロック SWDBの構成からブロック選択線ドライバ BSWDを取り除き、サブヮードド ライバ 2個だけとした構成で良い。

図 7に従い、図 6のサブワードドライバの動作を説明する:この図 7では、サ ブヮードドライバ SWD0によりヮ一ド線 WL0が駆動される場合を示している。

待機時には、選択信号線 FX0とメインヮード線 MWLが書き込み用ヮード線電圧 VW、 選択信号線 FXOBが待機用ヮ一ド線電圧 VBとなっている。サブワードドライバ SWD0 内ではトランジスタ MW0がオフ状態、トランジスタ MW1と MW2がオン状態となってお り、ヮード線 WL0は待機用ヮ一ド線電圧 VBとなっている。また、ブロック選択線ド ライバ BSWD内で、トランジスタ MW3と MW6がオフ状態、トランジスタ顯4と MW5がォ ン状態で、プロック選択線 BWLは読み出し用ヮード線電圧 VRとなっている:

動作の際にはまず、選択信号線 FX0が待機用ヮード線電圧 VBに立ち上がり、サブ ワードドライノく SWD0内でトランジスタ MW2がオフとなる。また、選択信号線 FX0B により、サブヮ一ドドライバ SWD0内でトランジスタ MW0のソースに読み出し用ヮー ド線電圧 VRが印加される。ここで、メインヮード線 MWLが待機用ヮ一ド線電圧 VB になることにより、サブワードドライバ SWD0内でトランジスタ MW1がオフに、トラ ンジスタ MW0がオンになり、サブヮード線 SWL0が読み出し用ヮード線電圧 VRに駆動 される。

また、ブロック選択線ドライバ BSWD内では、トランジスタ MW3と MW6がオン、ト ランジスタ MW4と MW5がオフになる。ここで、制御信号 BFXが待機用ヮード線電圧 VB になることにより、ブロック選択線 BWLは待機用ヮード線電圧 VBに駆動される。制 御信号 BFXが読み出し用ヮード線電圧 VRに戻ると、プロック選択線 BWLも読み出し 用ワード線電圧 VRに戻る。さらに、選択信号線 FX0Bが書き込み用ワード線電圧 VW になることにより、サブヮ一ド線 SWL0は書き込み用ヮード線電圧 VWに駆動される。 その後、メィンヮード線 MWLが書き込み用ヮード線電圧 VWに戻ると、サブヮード ドライノく SWD0内でトランジスタ MW1がオンに、トランジスタ隱 0がオフになり、サ ブヮード線 SWL0が待機用ヮード線電圧 VBに駆動される。選択信号線 FX0を書き込み 用ヮ一ド線電圧 VW、選択信号線 FX0Bを待機用ヮード線電圧 VBにすることにより、 待機状態に戻る。

以上のように、図 6の構成で、図 2に示したメモリセル動作を実現するワード 線及びブロック選択線の駆動が実現できる。この構成では、サブワードドライバ の選択とブロック選択線ドライバの選択を、同じメインヮード線願しにより行うの で、メインワード線の本数が少なくて済み、サブアレー上のメインワード線用配 線のピッチを大きくできる。配線ピッチを緩和することにより、歩留まりが向上 する。あるいは、メインワード線間に電源線など配置し、高 S Z N化や高速化を 図ることができる。

図 8は、図 5中のセンスアンプ SAの構成例を示している。センスアンプを二つ のサブアレーのデータ線で共有するため、センスアンプ SAは分離用トランジスタ MSL, MSRが設けられ、 3個の P M O S トランジスタからなるプリチャージ回路 PC と、 2個の N M O S トランジスタからなる参照信号発生部 RGと、 2個の N M O S トランジスタと 2個の P M O S トランジスタからなるラツチ型差動アンプ SALと、 カラム選択線 YSにより制御される 2個の N M O S トランジスタからなり入出力線 対 I0T, I0Bとの接続を行うカラムゲート YGとから構成されている。参照信号発生 部 RGのトランジスタは、メモリセルブロックの信号電流のほぼ半分の電流が流れ るように、ゲート幅とゲート長を定める。

図 9に従い、図 8に示したセンスアンプ SAの動作を説明する。まず、プリチヤ —ジ制御信号 PCBがハイレベル VDLになることにより、プリチャージ回路 PC内の P M〇 S トランジスタがオフとなり、センスアンプ内のノード DLT, DLBがフローテ イングとなる。また、シェア一ド制御信号 SHRが口ゥレベル VSSとなることにより、 トランジスタ MSRがオフとなり、隣接する非選択サブァレーのデータ線からセンス アンプが分離される。ここで、図 2に示したようにメモリセルブロックから信号 電流が読み出され、データ線 DL及びノード DLTが放電される。それに併せて、参照 信号制御信号 RBGがハイレベルになることにより、参照信号発生部 RG内のトランジ スタがノード DLBを放電する。

センスするために必要な電圧差がノード DLT, DLBに現れたあと、シェアード制 御信号 SHLをロウレベル VSSとして、トランジスタ MSLをオフにして、データ線 DL をノード DLTから分離し、参照信号制御信号 RBGをロウレベルにして、参照信号発 生部 RGをオフにする。そして、コモンソース CSNをロウレベルにして、差動アンプ SALにより、ノード DLT, DLBをそれぞれハイレベル VDLと口ゥレベル VSSへ正帰還増 幅する。これでセンス動作が完了する。

図 8には示していないが、こ二でカラム選択線 YSをハイレベルにすることによ り、カラムゲート YGをオンにし、ノード DLT, DLBと入出力線対 I0T, I0Bの間で信 号の授受を行う。また、シェアード制御信号 SHLをハイレベル VDLよりも十分高い 電圧 VPPに戻し、トランジスタ MSLをオンにして、データ線 DLへノード DLTから再書 き込みする。この電圧 VPPは、待機用ヮード線電圧 VBと同じにすることもできる。 リセット時には、まずコモンソース CSNをハイレベル VDLに戻して、差動アンプ SALの動作を止める。そして、プリチャージ制御信号 PCBをロウレベルに戻して、 ノード DLT, DLBをハイレベル VDLにプリチャージする。また、シェアード制御信号 SHRを高電圧 VPPに戻し、隣接する非選択サブァレーのデータ線をセンスアンプに 再接続する。

以上の動作では、参照信号をトランジスタから流れる電流として発生させてい る。このため、ノード DLT, DLBの電圧差は時間とともに広がっていくので、タイ ミンダマージンが大きい。ラッチ型差動アンプ SALの動作開始時に、データ線 DL をセンスアンプ SAから分離することにより、データ線容量により負荷容量に差が 生じることを防止するとともに、負荷容量を低減して高速な増幅動作を可能にし ている。なお、図 1に示したメモリセルブロック MCTは、メモリセル内に増幅機能 を持っため、データ線毎にセンスアンプを設けなくとも動作可能であるが、この ようにセンスアンプでデータをラツチした状態にすることで、カラム系を高速に 動作させる図 3に示したような同期式メモリが実現できる。

く実施例 2 >

図 1 0は、本発明による別なメモリセル構成の例を示している。前記文献 3に 記述されているような、立体構造の低リークトランジスタを用いていることが特 徴である。図 1に示したメモリセル構成と同様に、 4個のメモリセル MC0〜MC3を 一つのメモリセルブロック MCBとしている。各メモリセルは、書き込み用 P M O S トランジスタ M0と、読み出し用 N M O S トランジスタ Mlと、非選択用トランジス タ M2とから構成され、上記書き込み用 P M O S トランジスタ M0には、立体構造の 低リークトランジスタを用いている。

また、図 1中のブロック選択トランジスタ MBの代わりに、ブロック選択セル BMC が設けられ、メモリセル MC0〜MC3と同じく、ブロック選択セル BMCは、書き込み用 P M O S トランジスタ BM0、読み出し用 N M O S トランジスタ BM1、非選択用 N M O S トランジスタ BM2で構成されており、ブロック選択線 BWLにより制御される。 これは、後で示すメモリセル構造の製造工程では、ブロック選択トランジスタの みよりもメモリセルと同じ構成の方が作りやすいためである。

通常動作、すなわち読み出し及び書きこみ動作は、図 1に示したメモリセル構 成と同様に、図 2に示したように行われる。ただし、ブロック選択線 BWLが読み出 し用ヮード線電圧 VRでブロック選択セル BMC内の読み出し用トランジスタ BM 1がォ フになるようにしておく。このため、本メモリセル構成では、通常動作のほかに ブロック選択セル BMC内の記憶ノ一ド BNを確定させる動作が必要であり、図 1 1に 示したように行われる。

まず、データ線 DLを通常のプリチャージ電圧 VDLから、ロウレベル VSSとする。 次に、ブロック選択線 BWLを読み出し用ワード線電圧 VR から、書き込み用ワード 線電圧 VWとする。これにより、ブロック選択セル腹 C内の記憶ノード BN は、リー クなどによりロウレベル VSSから持ち上がった電圧 A Vとなってしまっても、口ゥ レベル VSSへ戻される。その後、ブロック選択線 BWLを読み出し用ワード線電圧 VR に戻してから、データ線 DLをプリチャージ電圧 VDLに戻す。以上のような順番でデ ータ線 DLとブロック選択線 BWLを制御することにより、記憶ノード ΒΝの無駄な充放 電を防ぐことができる。

図 6に示したサブヮードドライバブロック SWDBの構成例では、読み出し用ヮー ド線電圧 VRが印加される電源線の電圧を一時的に書き込み用ヮード線電圧 VWとす ることにより、ブロック選択線ドラィバ BSWDがメインヮード線 MWLによらずブロッ ク選択線 B WLを書き込み用ワード線電圧 VWに駆動する。図 8に示したセンスアンプ SAでは、プリチャージ制御線 PCBをハイレベル VDLとして、プリチャージ回路 PCを オフにし、参照信号制御線 RBG, RBTもハイレベル VDLとして、参照信号発生部 RG の 2個のトランジスタを両方オンにすれば、データ線 DLを口ゥレベル VSSにできる c したがって、サブワードドライバブロック SWDB及びセンスアンプ SAの構成を複 雑にすることなく、図 1 1に示した動作が実現できる。しかも、メモリアレー中 の多数のメモリセルブロックで一括してこの動作を行えるため、メモリアレーの 通常動作を行えないオーバ一ヘッドは小さい。

次に、図 1 0に示したメモリセルブロック MCBの構造の例を説明する。図 1 2に、 レイアウトを示す。この図で、 FLは活性領域パターン、 FGは図 1 0中のノード N の領域を定めるためのポリシリコン加工用パターン、 SGはデータ線パターン、 TG はワード線パターン、 BLCTはデータ線コンタクトパターンである。これらのパタ ーンのパターニングには、周知の光リソグラフィを用いることができる c

図 1 3は図 1 2中に示した A-A'線に沿った部分の断面(以下、 A-A'断面と呼ぶ) . 同様に図 1 4は B-B'線に沿った部分の断面(以下、 B-B'断面と呼ぶ)、図 1 5は C-C'線に沿った部分の断面(以下、 C - C'断面と呼ぶ)を示している。これらの図 で、 100は半導体基板、 101は p型ゥエル、 102は素子間分離酸化膜、 103は読み出 し用トランジスタ Mlのゲート酸化膜、 104は図 1 0中のノード Nとなる p型ポリシ リコン、 105は図 1 0中のトランジスタ M0の下部窒化膜、 106は不純物がドープさ れていない真性ポリシリコン、 107はトランジスタ M0の上部窒化膜、 108は図 1 0 中のトランジスタ M0のソース Zドレイン端子となる p型ポリシリコン、 110は n型 拡散層、 111は層間酸化膜、 112はデータ線コンタクト、 113はデータ線、 114は層 間酸化膜、 115は書き込み用トランジスタ M0のゲート酸化膜、 116はワード線とな る n型ポリシリコン、 118は層間酸化膜である。

図 1 4に示すように、メモリセルの 3個のトランジスタを、立体構造で一体と して構成することにより、小さな面積にできる。書き込み用トランジスタ M0は、 ソース/ドレイン端子となる p型ポリシリコン 104, 108が、チャネル領域となる 真性ポリシリコン 106を間にはさみ、半導体基板と垂直な方向にソース Zドレイン 経路が形成される縦形構造であり、ゲート酸化膜 115と、 n型ポリシリコン 116か らなるゲートとが側壁に構成されている。 p型ポリシリコン 104, 108と真性ポリ シリコン 106の間に、それぞれ拡散バリァ膜となる窒化膜をはさんでいることによ り、真性ポリシリコン 106へのァクセプタの拡散が防止され、真性ポリシリコン中 の不純物濃度を十分低くできる。これにより、オフ時にチャネル領域全体が空乏 化する完全空乏化のトランジスタが実現でき、リーク電流を小さくできる。

読み出し用トランジスタ Mlと非選択用トランジスタ M2は並列に接続されており、 ソース及びドレインが共通にできる。これらのトランジスタ Ml, M2は、ゲートを 作り分けることにより、素子分離領域なしで形成できるので、平面面積が小さく なる。また、トランジスタ M2は図 1 4に示したようにトランジスタ Mlの両側に構 成されており、マスク合わせずれなどで、トランジスタ Mlのゲート部が活性領域 に対して位置がずれても、トランジスタ M2の合計のゲート幅は変動量が小さい。 そのため、合わせマージンを大きくとらなくて良い:なお、読み出し用トラ

スタ Mlと非選択用トランジスタ M2は、隣接して一体となっているので、チャネル 形成には両方のゲートからの電界が寄与する。

図 1 0の等価回路には示していないが、ポリシリコン 104と 1 16の間がゲート酸 化膜 1 15のみであるため、ヮード線と蓄積ノード Nの間に力ップリング容量が形成 される。ワード線駆動時にこのカップリング容量により、蓄積ノード Nの電圧が変 動するが、これを考慮してメモリセル中の各トランジスタのしきい値電圧を定め ておけば問題無い。むしろ、非選択時に蓄積ノード Nの電圧が持ち上がり、読み出 し用トランジスタがオンする方向なので、読み出し信号電流の経路となる非選択 メモリセルの抵抗が下がり、信号電流を大きくする効果がある。

半導体基板 100は、 p型でも n型でも良く、 p型ゥエル 101の下に n型の深いゥ エルを設けたいわゆる 3重ゥエル構成とすることもできる。メモリセルの読み出 しトランジスタ Mlと非選択トランジスタ M2のゥュルと、周辺回路の M O S トラン ジスタのゥエルで、電圧を分けるか否かにより、種々のゥエル構成が有り得る。 例えば、図 4に示したようなメモリアレー部の構成で、図 6に示したサブワード ドライバを用いる場合、サブワードドライバ中の N M O S トランジスタ MW0のボデ ィとなる p型ゥエルは書き込み用ヮード線電圧 VW以下にしなければならず、 P M O S トランジスタ MW1 , MW2のボディとなる n型ゥヱルは待機用ワード線電圧 VB以 上にしなければならない。このため、それらの電圧が周辺回路のトランジスタの ボディに加わらないよう、 3重ゥエルを用いることが高速化の点で有効である。 図 1 6から図 2 5に従い、図 1 4及び図 1 5に示したメモリセル構造の製造ェ 程を説明する。周辺回路を同時に作成するため、ここに示していない工程、例え ば P M O Sのボディとなる n型ゥエルの形成や、 p型拡散層の形成なども随時行 。

まず、図 1 6及び図 1 7に示すように、半導体基板 100に p型ゥュル 101を形成 し、素子間分離酸化膜 102を形成する。この状態では、 B-B'断面と C-C'断面は同一 構造である。素子分離領域を小さくするため、周知のトレンチ素子分離法で、基 板 100に対して垂直な酸化膜面ができるようにすることが有効である。具体的には、 p型ゥニル 1 01を活性領域パターン FLでエッチングして溝を掘り、これを酸化膜で 埋め戻し、ケミカル ·メカニカル 'ポリッシュメント(C M P ) で平坦化する。 次に、図 1 8に示すように、イオン打ち込みに伴う表面の汚染などを除去し、 ゲート酸化膜 103を形成する。そして、 p型ポリシリコン 104、窒化膜 105、真性ポ リシリコン 106、窒化膜 107、 p型ポリシリコン 108、窒化膜 109を、周知の気相成 長法 (C V D ) で順次堆積させる。これらを、ポリシリコン加工用パターン FGで エッチングする。 B- B'断面は、パターン FGで覆われているため、これらの層が堆 積したまま残る。一方、図 1 9に示すように、パターン FGのない C - C'断面はこれ らが除去される。その後、周知のイオン打ち込み法を用いて、 n型拡散層 110を形 成する。このとき、 n型拡散層をシリサイド化することもできる。これにより、 工程数は増加するが、拡散層を低抵抗化できる。シリサイド化することにより、 図 1 0中のソース線 SLの抵抗を下げられるので信号電流を大きくでき、同一ヮー ド線で選択するメモリセルのパターン依存による信号電流の変化を抑制するのに 有効である。

次に、図 2 0及び図 2 1に示すように、層間酸化膜 11 1を埋め込み、 C M Pで平 坦化する。続いて、データ線コンタクトパターン BLCTでエッチングして接続孔を 開け、チタンナイトライドなどのバリヤメタルとタングステンなどのメタルで埋 め込み、データ線コンタクト 112を形成する。このデータ線コンタクトは、ポリシ リコンでも形成できるが、メタルを用いることにより、抵抗を小さくでき、読み 出し信号電流を大きくできる。なお、 C M Pの際、図 1 8に示した窒化膜 109がス トツパとして働き、残った窒化膜 109は除去する。

次に、図 2 2及び図 2 3に示すように、データ線となるメタル配線層 113と層間 酸化膜 114を C V Dで堆積する。そして、データ線パターン SGで、ゲート酸化膜 103 までエッチングする。このように、データ線パターン SGでポリシリコン 104, 106, 108もエッチングすることにより、書き込み用トランジスタ M0のソース Zドレイン 端子であり読み出し用トランジスタ Mlのゲートである蓄積ノード Nを、自己整合的 に形成できる。

さらに、図 2 4に示すように、書き込み用トランジスタ M0と非選択用トランジ スタ M2のゲ一ト酸化膜となる 5〜 1 0 n m程度の薄い酸化膜 115を C V Dで形成

し、ワード線となるポリシリコン層 116を C V Dで堆積する。このとき、ポリシリ コン層 116にメタルも堆積することもできる。これにより、工程数が増加するが、 ワード線を低抵抗化して、高速な動作を実現できる。そして、ワード線パターン TGでエッチングする。 B- B'断面は、パターン TGで覆われているため、ポリシリコ ン層 116が堆積したまま残り、図 2 5に示すように、パターン TGのない C-C'断面で は除去される。この後、層間絶縁膜 118を堆積して、図 1 4及び図 1 5に示した構 造が実現される。

<実施例 3 >

本発明によるメモリセル構成は、実施例 2で示した構造に限らず、別なメモリ セル構造も可能である。本実施例では、実施例 2と同じ図 1 0のメモリセル構成 で、図 1 2に示したようなレイアウトと図 1 3に示した A - A'断面とする。したが つて、 B - B'断面と C-C'断面について説明する。

図 2 6は B- B'断面、図 2 7は C - C'断面を示している。実施例 2と同様に、 100 は半導体基板、 101は p型ゥル、 102は素子間分離酸化膜、 103は読み出し用トラ ンジスタ Mlのゲート酸化膜、 104は図 1 0中のノード Nとなる p型ポリシリコン、 105は図 1 0中のトランジスタ M0の下部窒化膜、 106は真性ポリシリコン、 107はト ランジスタ M0の上部窒化膜、 108は図 1 0中のトランジスタ M0のソースノドレイン 端子となる p型ポリシリコン、 110は n型拡散層、 112はデータ線コンタクト、 113 はデータ線、 1 14は層間酸化膜、 115は書き込み用トランジスタ M0のゲ一ト酸化膜、 116はワード線となる n型ポリシリコン、 118は層間酸化膜である。

本実施例の構造では、半導体基板を凸型になるようにエッチングし、非選択用 トランジスタ M2を側壁に構成していることが特徴である。これにより、平面的な 面積を増加させずに、非選択用トランジスタ M2のゲート幅を十分大きくできる。 本実施例の構造は、以下のような製造工程で実現できる。まず、実施例 2と同 じく、図 1 6から図 2 1に示した様に、データ線コンタクト 1 12までを形成する。 そして、図 2 8及び図 2 9に示すように、データ線となるメタル配線層 1 13と層間 酸化膜 114を C V Dで堆積した後、データ線パターン SGで、ゲート酸化膜 103より 深く素子分離酸化膜 102の途中までエッチングする。この時、データ線パターン SG

で覆われていない n型拡散層 1 10は除去される。

次に、図 3 0及び図 3 1に示すように、ゲート酸化膜 1 15を C V Dで形成し、ヮ ード線となるポリシリコン層 1 16を C V Dで堆積して、ヮード線パタ一ン TGでェッ チングする。さらに、イオン打ち込みにより n型拡散層 1 17を、図 1 9で形成した n型拡散層 1 10の部分と連続するよう、再度形成する。これにより、データ線バタ ーン SGで覆われていないソース線の領域も導通を確保できる。この後、層間絶縁 膜 118を堆積して、図 2 6及び図 2 7に示した構造が実現される。

<実施例 4 >

図 3 2に、本発明によるメモリセルブロックの別な構成例を示す。本実施例は、 図 1 0に示したメモリセル構成で用いている非選択用トランジスタ M2を設けず、 ヮード線と蓄積ノ一ドの間の力ップリング容量により動作を行う方式である。本 実施例でも、図 1 0に示したメモリセル構成と同様に、 4個のメモリセル MCC0〜 MCC3と、メモリセルと同じ構成のブロック選択セル BMCCとで、一つのメモリセル ブロック MCCBを構成している。各メモリセルは、書き込み用 P M〇 S トランジス タ M0と、読み出し用 N M O S トランジスタ Mlと、カップリング容量 C2とでメモリ セルを構成している。ここで、書き込み用 P M O S トランジスタ M0には、立体構 造の低リークトランジスタを用いている。ここでもブロック選択セル腿 CCを用い ているのは、実施例 2と同様に、ブロック選択トランジスタのみよりもメモリセ ルと同じ構成の方が作りやすいためである。

次に、本実施例のメモリセル構成の動作について説明する。なお、ワード線 WL1 に接続されるメモリセルを選択するものとして説明する。

通常動作は、図 3 3に示したように行われる。ヮード線 WL1,ブロック選択線 BWL とデータ線 DLの制御は、図 2と同様であるが、ワード線 WL1から蓄積ノード NCへの 電圧印加を力ップリング容量 C2により行っている点が図 2と異なる。

待機状態では、ブロック選択線 BWLは、読み出し用ヮ一ド線電圧 VRとなっており、 ブロック選択セル BMCC内でトランジスタ BM1がオフ状態にあるので、メモリセル MCC0の読み出し用トランジスタ Mlがデータ線 DLから分離されている。一方、ヮー ド線 WL0〜WL3はいずれも、高レベルの待機用ワード線電圧 VBとなっており、各メ モリセル内で蓄積ノード NCが力ップリング容量 C2で持ち上げられ、記憶している 情報によらず、読み出し用トランジスタ Mlがオン状態にある。

動作の際にはまず、いずれかのワード線、この場合 WL 1を読み出し用ワード線電 圧 VRとし、メモリセル MCC 1を選択する。選択されたメモリセル内で、カップリン グ容量 C2により蓄積ノード NCの電圧が下がり、記憶している情報により、読み出 し用トランジスタ Mlがオフ状態であるかオン状態であるかが定まる。他のメモリ セルでは、ワード線が待機用ワード線電圧 VBに保たれ、読み出し用トランジスタ Mlがオン状態を保つ。ここで、ブロック選択線 BWLを待機用ヮ一ド線電圧 VBにする ことにより、ブロック選択セル BMCC内で、ノ一ド BNCの電圧が力ップリング容量 BC2 により持ち上げられ、トランジスタ BM1がオンになる。その結果、メモリセル MCC1 の記憶している情報が ' 1 ' である力 ' 0 ' である力こより、データ線 DLからソ ース線 SLへ電流が流れるか否かが定まる。この電流を検出することにより、選択 されたメモリセルが記憶している情報を判別できる。

センス動作完了後、ブロック選択線 BWLを読み出し用ワード線電圧 VRに戻し、力 ップリング容量 BC2によりノード BNCの電圧を下げ、トランジスタ腿 1をオフにして、 電流経路を遮断する。そして、選択ヮード線 WL1を書き込み用ヮード線電圧 VWとす る。これにより、選択メモリセル MCC1内で、書き込み用トランジスタ M0がオンに なり、データ線 DLの電圧が蓄積ノ一ド Nに印カ卩され、情報がメモリセルに書き込ま れる。選択ワード線 WL1を待機用ヮード線電圧 VBに戻すことにより、選択メモリセ ル MCC1内で書き込み用トランジスタ M0がオフとなるとともに、カップリング容量 C2により蓄積ノード NCが持ち上げられ、書き込み動作が完了する。

ただし、実施例 2と同様に、ブロック選択線 BWLが読み出し用ヮード線電圧 VR でブロック選択セル BMCC内の読み出し用トランジスタ BM1がオフになるようにし ておく。このため、図 1 1に示したような制御で、ブロック選択セル BMCCのノー ド BNCを定めておく。

本実施例のように力ップリング容量を用いることにより、実施例 1から実施例 3で用いているような非選択用トランジスタを用いなくても同様な動作が可能で ある。制御は実施例 2と同様なので、メモリとしての構成は実施例 1

うに構成できる。

次に、本実施例のメモリセルブロックの構造の例を説明する。図 3 4に、レイ アウトを示す。図 1 2と同様に、 FLは活性領域パターン、 FGはポリシリコン加工 用パターン、 SGはデータ線パターン、 TGはワード線パターン、 BLCTはデータ線コ ンタクトパターンである。

このレイアウトで A - A'断面は、図 1 3に示した構造と同じようになる。図 3 5 は B B'断面、図 3 6は C - C'断面を示している。これらの図の参照符号も図 1 3か ら図 1 5と同様であり、 100は半導体基板、 101は p型ゥエル、 102は素子間分離酸 化膜、 103は読み出し用トランジスタ Mlのゲート酸化膜、 104は図 3 2中のノード NCとなる p型ポリシリコン、 105は図 3 2中のトランジスタ M0の下部窒化膜、 106 は真性ポリシリコン、 107はトランジスタ M0の上部窒化膜、 108は図 3 2中のトラ ンジスタ M0のソース Zドレイン端子となる p型ポリシリコン、 1 10は n型拡散層、 111は層間酸化膜、 112はデータ線コンタクト、 1 13はデータ線、 114は層間酸化膜、 115は書き込み用トランジスタ M0のゲ一ト酸化膜、 116はヮード線となる n型ポリ シリコン、 118は層間酸化膜である。

本実施例の構造は、図 1 6から図 2 5を用いて説明したような製造工程で実現 できる。カツプリング容量 C2は、蓄積ノード NCとなるポリシリコン 104の側壁に自 動的に構成される。この容量 C2の容量値は、ポリシリコン 104の堆積時に厚さを変 えることで調整できる。図 3 4に示したレイァゥトでは、図 1 2と異なり、ヮー ド線パターン TGと活性領域パターン FLの共通な領域を、データ線パターン SGで覆 つている。このため、図 3 5の B-B'断面で示したように、読み出し用トランジス タ Mlのゲートであるポリシリコン 104が、素子分離酸化膜 102上まで延びている。 これは、読み出し用トランジスタ Mlのゲート容量を小さくして、カップリング容 量 C2の影響を大きくする。また、マスク間の合わせずれでゲートの位置がチヤネ ル部に対してずれても、ゲート容量の変動が抑えられる。

く実施例 5 >

図 3 7は、本発明によるメモリセル構成のさらに別な例を示している。データ 線を、書き込み用と読み出し用で分離していることが特徴である。メモリセルブ

ロック MCBは図 1 0と同様に、 4個のメモリセル MC0〜MC3とブロック選択セル BMC で構成されているが、書き込み用データ線 DLWと読み出し用データ線 DLRに接続さ れている点が異なる。

通常動作は、図 3 8に示したように行われる。なお、ワード線 WL 1に接続されて いるメモリセルを選択するものとして説明する。ヮード線 WL 1,プロック選択線 BWL の制御は、図 2と同様である。また、実施例 2と同様に、ブロック選択線 BWLが読 み出し用ヮード線電圧 VRの時には、ブロック選択セル内の読み出し用トランジス タ BM1がオフになるようにしておく。このため、図 1 1に示したような制御で、ブ 口ック選択セル BMCのノード BNCの電位を確定しておく。

待機状態では、プロック選択線 BWLは、読み出し用ヮード線電圧 VRとなっており、 ブロック選択セル BMC内でトランジスタ BM 1と BM2がオフ状態にある。一方、ヮード 線 WL0〜WL3はいずれも、高レベルの待機用ワード線電圧 VBとなっており、記憶し ている情報によらず、非選択用トランジスタ M2がオン状態にある。

動作の際にはまず、いずれかのワード線、この場合 WL 1を読み出し用ワード線電 圧 VRとし、メモリセル MC 1を選択する。選択されたメモリセル内で、非選択用トラ ンジスタ M2がオフになり、読み出し用トランジスタ Mlにより読み出し経路の導 通 ·非導通が定まる。他のメモリセルでは、ワード線が待機用ワード線電圧 VBに 保たれ、非選択用トランジスタ M2がオン状態を保つ。

ここで、プロック選択線 BWLを待機用ヮード線電圧 VBにすることにより、ブロッ ク選択セル BMC内で、トランジスタ BM2がオンになる。その結果、選択メモリセル MC1の情報に応じて、メモリセルブロック MCBを介して読み出し用データ線 DLRから ソース線 SLへ電流が流れるか否かが定まる。この電流を検出することにより、選 択されたメモリセルが記憶している情報を判別できる。

センス動作完了後、ブロック選択線 BWLを読み出し用ワード線電圧 VRに戻し、ト ランジスタ BM2をオフにして、電流経路を遮断する。また、読み出し用データ線 DLR の検出結果に応じて、書き込み用データ線 DLWを駆動する。そして、選択ワード線 WL1を書き込み用ワード線電圧 VWとする。これにより、選択メモリセル MC 1内で、 書き込み用トランジスタ M0がオンになり、書き込み用データ線 DLWの電圧が蓄積ノ ード Nに印力 Dされ、情報がメモリセル MCIに書き込まれる。選択ワード線 WL1を待機 用ヮ一ド線電圧 VBに戻すことにより、選択メモリセル MC1内で書き込み用トランジ スタ M0がオフとなり、書き込み動作が完了する。

この動作では、図 2に示した動作と異なり、読み出し ·再書き込み動作でメモ リセルの情報が反転しないため、制御が容易である。また、読み出し用データ線 DLRには書き込み用トランジスタ Mlが接続されないため容量が小さく、高速な読み 出し動作が実現できる。さらに、書き込み用データ線 DLWのプリチャージ電圧を低 レベル VSSにしておくことにより、待機時に書き込み用トランジスタ M0のサブスレ ッショルド電流で蓄積ノード Nの電圧が上昇することを防止できる。

なお、図 3 8では読み出し用データ線 DLRと書き込み用データ線 DLWの電圧振幅 を同じにしているが、別な電圧振幅とすることも可能である。これにより、メモ リセル内のトランジスタのしきい値設定の自由度が大きくなる。

次に、このメモリセルブロックの構造の例を説明する。図 3 9に、レイアウト を示す。図 3 9において、 FLは活性領域パターン、 FGはポリシリコン加工用パタ ーン、 SGは書き込み用データ線 DLWを形成する際のデータ線パターン、 TGはヮード 線パターン、 LCNTはコンタクトパターン、 MILは読み出し用データ線 DLRを形成す る際のメタル配線パターンである。このコンタクトパターン LCNTとメタル配線パ ターン MILは、周辺回路の形成で使用する層と同じ層を用いることができ、製造ェ 程は増加しない。

図 4 0は図 3 9中の A-A'線に沿った部分の断面(Α-Α'断面)を示し、同様に図 4 1は Β B'断面、図 4 2は C-C'断面を示している。図 1 3から図 1 5と同様に、 100は半導体基板、 101は ρ型ゥエル、 102は素子間分離酸化膜、 103は読み出し用 トランジスタ Mlのゲート酸化膜、 104は図 3 7中のノード Nとなる p型ポリシリコ ン、 105は図 3 7中のトランジスタ M0の下部窒化膜、 106は真性ポリシリコン、 107 はトランジスタ M0の上部窒化膜、 108は図 3 7中のトランジスタ M0のソース Zドレ イン端子となる p型ポリシリコン、 110は n型拡散層、 1 1 1は層間酸化膜、 113は書 き込み用データ線となるメタル配線、 1 14は層間酸化膜、 115は書き込み用トラン ジスタ M0のゲート酸化膜、 1 16はワード線となる n型ポリシリコン、 118は層間酸 化膜で、 119はコンタクト、 120は読み出し用データ線となるメタル配線である。 本実施例のメモリセル構造では、拡散層 110から読み出し用データ線 DLRのメタ ル配線 120へ引き上げるコンタクト 119があるため、実施例 2に比べデータ線のピ ツチが大きくなつている。これを活かし、活性領域パターン FLの幅を広げて、非 選択用トランジスタ M2のゲート幅を大きくしているので、そのオン抵抗を低減し て信号電流を大きくできる。また、ソース線 SLの拡散層 110上にコンタクト 119を 設け、メタル配線 120に接続している。ここでは図示していないさらに上層のメタ ル配線でメタル配線 120を裏打ちすることにより、ソース線 SLの抵抗も低減して信 号電流を大きくできる。例えば、図 6に示したサブワードドライバの制御に用い るメインヮード線 MWLと同じメタル配線層で配線できる。

本実施例のメモリセルプロック構造の製造工程を、図 4 3から図 5 4を用いて 説明する。まず、図 4 3及び図 4 4に示すように、半導体基板 100に p型ゥュル 101 を形成し、素子間分離酸化膜 102を形成する。

次に、図 4 5及び図 4 6に示すように、ゲート酸化膜 103を形成し、 p型ポリシ リコン 104、窒化膜 105、真性ポリシリコン 106、窒化膜 107、 p型ポリシリコン 108、 窒化膜 109を、順次堆積させる。これらを、ポリシリコン加工用パターン FGでエツ チングする。そして、周知のイオン打ち込み法を用いて、 n型拡散層 1 10を形成す る。

次に、図 4 7及び図 4 8に示すように、層間酸化膜 111を埋め込み、 C M Pで平 坦化する。なお、 C M Pの際、窒化膜 109がストツパとして働き、残った窒化膜 109 は除去する。実施例 2と異なり、ここでデータ線コンタクトを形成する必要はな レ、。ただし、メタル配線層 1 13を周辺回路で配線として用いる場合、周辺回路領域 でコンタクト形成の工程を行う。

次に、図 4 9及び図 5 0に示すように、書き込み用データ線となるメタル配線 層 113と層間酸化膜 114を C V Dで堆積し、データ線パターン SGで、ゲート酸化膜 103までェツチングする。そして、図 5 1及び図 5 2に示すように、書き込み用ト ランジスタ M0と非選択用トランジスタ M2のゲート酸化膜 115を C V Dで形成し、ヮ ード線となるポリシリコン層 116を C V Dで堆積し、ヮード線パタ一ン TGでェッチ

さらに、図 5 3及び図 5 4に示すように、層間絶縁膜 1 18を堆積し、コンタクト パターン LCNTでエッチングして接続孔を開け、チタンナイトライドなどのバリヤ メタルとタングステンなどのメタルで埋め込み、コンタクト 1 19を形成する。この データ線コンタクトは、ポリシリコンでも形成できるが、メタルを用いることに より抵抗を小さくできる。

そして、メタル配線層 120を堆積し、メタル配線パターン Mlしでエッチングする ことにより、図 3 7及び図 3 8の構造が実現される。

図 5 5は、図 3 7に示したメモリセル構成を実現する別なレイアウトを示して いる。レイアウトが異なるだけで、構造と製造工程は以上に説明した例と同様で ある。この図では、図 3 9の倍のメモリセルブロックを示している。図 3 9と同 様に、 FLは活性領域パターン、 FGはポリシリコン加工用パターン、 SGは書き込み 用データ線 DLWを形成する際のデータ線パターン、 TGはヮード線パターンで、 LCNT はコンタクトパターン、 MILは読み出し用データ線 DLRを形成する際のメタル配線 パターンである。

図 3 9のレイァゥトでは、読み出し用データ線 DLRのコンタクトパターン LCNT を、書き込みデータ線のパターン SGに対して同じ側(図では右側)に設けている。 このため、データ線のピッチが制約されて大きくなつている。これを緩和するた めに、図 5 5に示したレイアウトでは、コンタクトパターン LCNTを、書き込みデ ータ線のパターン SGに対して交互に(図では左右に)配置して、データ線ピッチ を小さくしている。コンタクトパターン LCNTが対向しないように千鳥配置をして いる。このため、コンタクトパターン LCNTと隣接する領域のワード線パターン TG のスペースが大きくなる力 S、メモリセルブロック当りのメモリセル数が多い場合、 例えば 8個以上の場合には、このようなレイァゥ卜の方がメモリセルブロックの 面積が小さくなる。なお、図 5 5のようなレイアウトでも、読み出し用データ線 4本程度に 1個程度、ソース線の拡散層 1 10にコンタクトをとってメタル配線へ引 き上げることができ、ソース線の抵抗を低減できる。

産業上の利用可能性

本発明は、増幅作用を持つメモリセルを高集積に実現できるため、低電圧で高 速に動作する小さな面積のメモリを有する半導体装置を実現するのに有用である c