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1. (WO2001010026) CIRCUIT BASCULE INSENSIBLE AUX PARTICULES IONISANTES ISOLEES AMELIORE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/010026    N° de la demande internationale :    PCT/US2000/000557
Date de publication : 08.02.2001 Date de dépôt international : 11.01.2000
Demande présentée en vertu du Chapitre 2 :    27.02.2001    
CIB :
G11C 5/00 (2006.01), G11C 11/412 (2006.01), H03K 3/037 (2006.01)
Déposants : LOCKHEED MARTIN CORPORATION [US/US]; 6801 Rockledge Drive, Bethesda, MD 20871 (US)
Inventeurs : PHAN, Ho, G.; (US).
JALLICE, Derwin, L.; (US).
LI, Bin; (US)
Mandataire : ALBRECHT, Ralph, P.; Venable, Baetjer, Howard & civiletti, LLP, 1201 New York Avenue, N.W., Suite 1000, Washington, DC 20005-3917 (US)
Données relatives à la priorité :
60/145,939 28.07.1999 US
Titre (EN) ENHANCED SINGLE EVENT UPSET IMMUNE LATCH CIRCUIT
(FR) CIRCUIT BASCULE INSENSIBLE AUX PARTICULES IONISANTES ISOLEES AMELIORE
Abrégé : front page image
(EN)A single event upset (SEU) immune latch is described comprising first PMOS and NMOS transistors coupled together at their input; first isolation PMOS and NMOS transistors coupled together and in parallel between the outputs of said first PMOS and NMOS transistors and whose gates are connected to ground and V¿DD?, respectively; second PMOS and NMOS transistors receiving at their gates the outputs of said first PMOS and NMOS transistors and being connected at their inputs to V¿DD? and ground, respectively; second isolation PMOS and NMOS transistors coupled together and in parallel between the outputs of said second PMOS and NMOS transistors and whose gates are connected to ground and V¿DD?, respectively; third PMOS and NMOS transistors receiving at their gates the outputs of said second PMOS and NMOS transistors and being connected at their inputs to V¿DD? and ground, respectively; a feedback PMOS transistor coupled between the outputs of said first and said third PMOS transistors; a feedback NMOS transistor coupled between the outputs of said first and said third NMOS transistors; a data input coupled to the input of said first PMOS and NMOS transistors; a clock signal coupled to the gates of the first NMOS transistor and the feedback PMOS transistor; and a complementary clock signal coupled to the gates of the first PMOS transistor and the feedback NMOS transistor.
(FR)L'invention porte sur un circuit bascule insensible aux particules ionisantes isolées (SEU) comprenant: de premiers transistors PMOS et NMOS reliés ensemble par leurs entrées respectives; de premiers transistors PMOS et NMOS d'isolement reliés ensemble et montés en parallèle entre les sorties desdits premiers transistors PMOS et NMOS et dont les grilles respectives sont reliées à la masse et à V¿DD?; de deuxièmes transistors PMOS et NMOS recevant sur leurs grilles respectives les sorties desdits premiers transistors PMOS et NMOS et respectivement reliés par leurs entrées à V¿DD? et à la masse; de deuxièmes transistors PMOS et NMOS d'isolement reliés ensemble et montés en parallèle entre les sorties desdits deuxièmes transistors PMOS et NMOS et dont les grilles respectives sont reliées à la masse et à V¿DD?; de troisièmes transistors PMOS et NMOS recevant sur leurs grilles respectives les sorties desdits deuxièmes transistors PMOS et NMOS et respectivement reliés par leurs entrées à V¿DD? et à la masse; un transistor PMOS à contre-réaction relié aux sorties desdits premier et troisième transistors PMOS; un transistor NMOS à contre-réaction relié aux sorties desdits premier et troisième transistors NMOS; une entrée de données reliée aux entrées respectives desdits transistors PMOS et NMOS; un signal d'horloge relié aux grilles respectives du premier transistor NMOS et du transistor PMOS à contre-réaction; et un signal d'horloge complémentaire relié aux grilles respectives du premier transistor PMOS et du transistor NMOS à contre-réaction.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)