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1. (WO1999053411) ORDINATEUR A ARCHITECTURE EN RESEAU MAILLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/1999/053411 N° de la demande internationale : PCT/US1999/004299
Date de publication : 21.10.1999 Date de dépôt international : 09.04.1999
Demande présentée en vertu du Chapitre 2 : 08.11.1999
CIB :
G06F 15/80 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15
Calculateurs numériques en général; Équipement de traitement de données en général
76
Architectures de calculateurs universels à programmes enregistrés
80
comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
Déposants : LOCKHEED MARTIN CORPORATION[US/US]; 6801 Rockledge Drive Bethesda, MD 20817, US
Inventeurs : ABERCROMBIE, Andrew, P.; US
DUNCAN, David, A.; US
MEEKER, Woodrow, L.; US
SCHOOMAKER, Ronald, W.; US
VAN DYKE-LEWIS, Michele, D.; US
Mandataire : MICHAUD, Frederick, G., Jr ; Burns, Doane, Swecker & Mathis, L.L.P. P.O. Box 1404 Alexandria, VA 22313-1404, US
Données relatives à la priorité :
09/057,48209.04.1998US
Titre (EN) MESH CONNECTED COMPUTER
(FR) ORDINATEUR A ARCHITECTURE EN RESEAU MAILLE
Abrégé :
(EN) An apparatus for processing data has a Single-Instruction-Multiple-Data (SIMD) architecture, and a number of features that improve performance and programmability. The apparatus includes a rectangular array of processing elements and a controller. In one aspect, each of the processing elements includes one or more addressable storage means and other elements arranged in a pipelined architecture. The controller includes means for receiving a high level instruction, and converting each instruction into a sequence of one or more processing element microinstructions for simultaneously controlling each stage of the processing element pipeline. In doing so, the controller detects and resolves a number of resource conflicts, and automatically generates instructions for registering image operands that are skewed with respect to one another in the processing element array. In another aspect, a programmer references images via pointers to image descriptors that include the actual addresses of various bits of multi-bit data. Other features facilitate and speed up the movement of data into and out of the apparatus. 'Hit' detection and histogram logic are also included.
(FR) La présente invention concerne un appareil de traitement de données qui présente une architecture SIMD (Single-Instruction-Multiple Data) et un certain nombre de caractéristiques qui en améliorent les performances et la programmabilité. L'appareil comprend une matrice rectangulaire d'éléments de traitement et un contrôleur. Selon un aspect de cette invention, chacun des éléments de traitement comprend un ou plusieurs moyens de mémoire adressables agencés selon une architecture pipeline. Le contrôleur est doté de moyens permettant de recevoir des instructions de haut niveau et de convertir chacune de ces instructions en une séquence d'une ou de plusieurs micro-instructions pour élément de traitement afin de commander simultanément chaque phase du pipeline d'éléments de traitement. Grâce à cette opération, le contrôleur détecte et résout un certain nombre de conflits d'accès aux ressources et génère automatiquement des instructions pour l'enregistrement d'opérandes image qui sont décalées les uns par rapport aux autres dans la matrice d'éléments de traitement. Selon un autre aspect de l'invention, un programmeur désigne, via des pointeurs, des images renvoyant à des descripteurs d'image qui renferment les adresses effectives de divers bits de données multibits. D'autres caractéristiques facilitent et accélèrent le mouvement de données qui entrent dans l'appareil et en sortent. L'invention comprend également un moyen de détection des existants de recherche et un histogramme logique.
front page image
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZA, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, SD, SL, SZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)