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1. (WO1999038086) ARCHITECTURE DE LIAISONS ENTRE BUS POUR SYSTEME DE TRAITEMENT DE DONNEES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1999/038086    N° de la demande internationale :    PCT/US1999/001890
Date de publication : 29.07.1999 Date de dépôt international : 26.01.1999
Demande présentée en vertu du Chapitre 2 :    20.08.1999    
CIB :
G06F 13/40 (2006.01)
Déposants : LSI LOGIC CORPORATION [US/US]; 1551 McCarthy Boulevard Milpitas, CA 95035 (US)
Inventeurs : ODENWALD, Louis, H., Jr.; (US).
SCHREMMER, Steven, R.; (US)
Mandataire : BAILEY, Wayne, P.; LSI Logic Corporation 2001 Danfield Court Fort Collins, CO 80525 (US).
YEE, Duke, W.; Carstens, Yee & Cahoon, L.L.P. P.O. Box 802334 Dallas, TX 75380 (US)
Données relatives à la priorité :
09/013,818 27.01.1998 US
Titre (EN) BUS BRIDGE ARCHITECTURE FOR A DATA PROCESSING SYSTEM
(FR) ARCHITECTURE DE LIAISONS ENTRE BUS POUR SYSTEME DE TRAITEMENT DE DONNEES
Abrégé : front page image
(EN)The method and apparatus provides a data processing system (200). The data processing system includes a primary bus (204), a secondary bus (210), and a host processor (202) connected to the primary bus. The data processing system includes a first secondary processor (208) connected to the primary bus and the secondary bus. Additionally, a second secondary processor (210, 216) is connected to the secondary bus. The first secondary processor and the second secondary processor form cascaded processors for input/output functions. Selected functions normally performed by the second secondary processor are performed by the first secondary processor, wherein a division of workload increases performance of the data processing system. This architecture allows shifting of workload down to the secondary bus.
(FR)L'invention porte sur un procédé et un appareil relatifs à un système (200) de traitement de données lequel comporte un bus primaire (204), un bus secondaire (210) en temps réel un processeur hôte raccordé au bus primaire. Le système comporte en outre un premier processeur secondaire (208), raccordé au bus primaire et au bus secondaire. De plus un deuxième processeur secondaire (210, 216) est raccordé au bus secondaire. Le premier processeur secondaire et le deuxième processeur secondaire constituent des processeurs en cascade à fonctions d'E/S. Certaines fonctions sélectionnées normalement assurées par le deuxième processeur secondaire sont assurées par le premier processeur secondaire. La répartition des tâches accroît ainsi les performances du système. Cette architecture permet de dévier certaines tâches sur le bus secondaire.
États désignés : JP.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)