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1. WO1999004341 - COHERENCE ANTEMEMOIRE ENTRE DES MICROPROCESSEURS

Numéro de publication WO/1999/004341
Date de publication 28.01.1999
N° de la demande internationale PCT/GB1998/000142
Date du dépôt international 16.01.1998
Demande présentée en vertu du Chapitre 2 12.10.1998
CIB
G06F 12/08 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
CPC
G06F 12/0837
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0806Multiuser, multiprocessor or multiprocessing cache systems
0815Cache consistency protocols
0837with software control, e.g. non-cacheable data
Déposants
  • NCIPHER CORPORATION LIMITED [GB]/[GB] (AllExceptUS)
  • HARVEY, Ian, Nigel [GB]/[GB] (UsOnly)
Inventeurs
  • HARVEY, Ian, Nigel
Mandataires
  • LEWIS & TAYLOR
Données relatives à la priorité
9714757.315.07.1997GB
Langue de publication Anglais (en)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) MICROPROCESSOR CACHE CONSISTENCY
(FR) COHERENCE ANTEMEMOIRE ENTRE DES MICROPROCESSEURS
Abrégé
(EN) A method is described of managing memory in a microprocessor system comprising two or more processors (40, 42). Each processor (40, 42) has a cache memory (44, 46) and the system has a system memory (48) divided into pages subdivided into blocks. The method is concerned with managing the system memory (48) identifying areas thereof as being 'cacheable', 'non-cacheable' or 'free'. Safeguards are provided to ensure that blocks of system memory (48) cannot be cached by two different processors (40, 42) simultaneously.
(FR) L'invention concerne un procédé de gestion de la mémoire d'un microsystème comprenant au moins deux processeurs (40, 42). Chacun de ces processeurs (40, 42) est pourvu d'une antémémoire (44, 46), la mémoire système (48) dudit microsystème étant divisée en pages, elles-mêmes subdivisées en blocs. Ce procédé consiste à gérer cette mémoire système (48) par identification de zones mémoire 'antémémorisables', 'non antémémorisables', ou 'libres'. Des dispositifs de protection permettent en outre de s'assurer que lesdits blocs de la mémoire système (48) ne peuvent être mis en antémémoire simultanément par deux processeurs différents (40, 42).
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