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1. WO1999003106 - PROCEDE ET APPAREIL DE REGLAGE ADAPTATIF DE LA SYNCHRONISATION D'UN SIGNAL D'HORLOGE UTILISE POUR VERROUILLER DES SIGNAUX NUMERIQUES ET DISPOSITIF A MEMOIRE AFFERENT

Numéro de publication WO/1999/003106
Date de publication 21.01.1999
N° de la demande internationale PCT/US1998/012656
Date du dépôt international 02.07.1998
Demande présentée en vertu du Chapitre 2 05.02.1999
CIB
G11C 7/10 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 7/22 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
22Circuits de synchronisation ou d'horloge pour la lecture-écriture ; Générateurs ou gestion de signaux de commande pour la lecture-écriture
CPC
G11C 7/1072
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1072for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
G11C 7/22
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
G11C 7/222
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
222Clock generating, synchronizing or distributing circuits within memory device
Déposants
  • MICRON TECHNOLOGY, INC. [US]/[US]
Inventeurs
  • BAKER, Russel, Jacob
  • MANNING, Troy, A.
Mandataires
  • BULCHIS, Edward, W.
  • Hirsch Peter
Données relatives à la priorité
08/890,05509.07.1997US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD AND APPARATUS FOR ADAPTIVELY ADJUSTING THE TIMING OF A CLOCK SIGNAL USED TO LATCH DIGITAL SIGNALS, AND MEMORY DEVICE USING SAME
(FR) PROCEDE ET APPAREIL DE REGLAGE ADAPTATIF DE LA SYNCHRONISATION D'UN SIGNAL D'HORLOGE UTILISE POUR VERROUILLER DES SIGNAUX NUMERIQUES ET DISPOSITIF A MEMOIRE AFFERENT
Abrégé
(EN)
A system for adjusting the phase of an internal clock signal relative to an external clock signal in a packetized dynamic random access memory device. The system applies a plurality of initialization packets to the memory device that are captured in a shift register responsive to a transition of the internal clock signal. However, the phase of the internal clock signal is sequentially incremented after each initialization packet has been captured in the shift register. After a plurality of initialization packets have been captured, an evalution circuit identifies which phases of the internal clock signal clocked the shift register at the proper time to accurately capture each initialization packet. A single phase of the internal clock signal is then selected from within the range of internal clock signal phases that successfully captured initialization packets. This selected phase of the internal clock signal is used during normal operation of the memory device.
(FR)
L'invention concerne un système de réglage de la phase d'un signal d'horloge interne par rapport à un signal d'horloge externe dans un dispositif à mémoire vive dynamique groupée en paquets. Le système applique au dispositif à mémoire plusieurs paquets d'initialisation capturés dans un registre à décalage sensible à une transition du signal d'horloge interne. Cependant, la phase du signal d'horloge interne est séquentiellement augmentée après la capture de chaque paquet d'initialisation dans le registre à décalage. Après la capture de plusieurs paquets d'initialisation, un circuit d'évaluation identifie les phases du signal d'horloge interne ayant synchronisé le registre de décalage au moment approprié pour capturer avec précision chaque paquet d'initialisation. Une seule phase du signal d'horloge interne est alors sélectionnée dans la gamme des phases de signal d'horloge interne ayant réussi à capturer les paquets d'initialisation. Cette phase sélectionnée du signal d'horloge interne est utilisée lors du fonctionnement normal du dispositif à mémoire.
Également publié en tant que
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