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1. WO1998055936 - PROCEDE ET SYSTEME DE TRANSMISSION DE DEMANDES D'INTERRUPTION PAR MRT ENTRE PLUSIEURS PERIPHERIQUES ET UN PROCESSEUR

Numéro de publication WO/1998/055936
Date de publication 10.12.1998
N° de la demande internationale PCT/US1998/009993
Date du dépôt international 15.05.1998
CIB
G06F 13/24 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
20pour l'accès au bus d'entrée/sortie
24utilisant l'interruption
CPC
G06F 13/24
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
20for access to input/output bus
24using interrupt
H04J 3/0647
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
JMULTIPLEX COMMUNICATION
3Time-division multiplex systems
02Details
06Synchronising arrangements
0635Clock or time synchronisation in a network
0638Clock or time synchronisation among nodes; Internode synchronisation
0647Synchronisation among TDM nodes
Déposants
  • TIMEPLEX, INC. [US]/[US]
Inventeurs
  • KRAKOVYAK, Michael
Mandataires
  • OSTROFF, Irwin
Données relatives à la priorité
08/870,81706.06.1997US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD AND APPARATUS FOR TDM INTERRUPT TRANSMISSIONS BETWEEN MULTIPLE DEVICES AND A PROCESSOR
(FR) PROCEDE ET SYSTEME DE TRANSMISSION DE DEMANDES D'INTERRUPTION PAR MRT ENTRE PLUSIEURS PERIPHERIQUES ET UN PROCESSEUR
Abrégé
(EN)
Apparatus provides time division multiplex (TDM) transmissions of interrupt requests between a plurality of shelves (10-13) to a microprocessor (16) mounted on one of the shelves. The shelves are interconnected with a cable (14) wherein one lead is dedicated for the transmission of interrupt data signals to the microprocessor. Each shelf includes a plurality of ports or elements that are monitored and initiate interrupt request signals when a request for an action occurs therein for processing by the microcomputer. A separate encoder (18, 21) is mounted on each of the shelves for converting an interrupt request signal from an element on the same shelf into an X-bit interrupt data signal identifying that element. The bits of the X-bit interrupt data signal are serially transmitted over the one lead of the cable during a separate plurality of at least X clock cycles (32-36) forming a timeslot assigned to the shelf originating the interrupt request within a frame period. The encoder (18) on the shelf with the microprocessor receives the X-bit interrupt data signal and generates a Y-bit signal including the received X-bit interrupt data and a Z-bit code identifying the shelf originating the X-bit interrupt data signal as determined from the timeslot in the frame period in which the X-bit interrupt data signal was received. This Y-bit signal is transmitted to the microprocessor for processing.
(FR)
On décrit un système qui met en oeuvre un multiplexage dans le temps (MRT) pour transmettre des demandes d'interruption entre plusieurs châssis (10 à 13) et un microprocesseur (16) monté sur un des châssis. Ces châssis sont interconnectés au moyen d'un câble (14) dont l'un des cordons est réservé à la transmission de signaux de données d'interruption au microprocesseur. Chaque châssis inclut une série de ports ou d'éléments contrôlés qui, lorsqu'ils reçoivent une demande pour une action, envoient au microprocesseur des signaux de demandes d'interruption à traiter. Un codeur séparé (18, 21) est monté sur chacun des châssis pour convertir un signal de demandes d'interruption à partir d'un élément sur le même châssis en un signal de donnée d'interruption à X bits pour identifier cet élément. Les bits du signal de donnée d'interruption à X bits sont transmis par séries par le biais dudit cordon du câble pendant une série distincte d'au moins X cycles d'horloge (32 à 36) formant pendant une période de trame un intervalle de temps affecté à celui des châssis d'où est partie la demande d'interruption. Le codeur (18) sur le châssis muni du microprocesseur reçoit le signal de donnée d'interruption à X bits et génère un signal à Y bits incluant les données d'interruption à X bits reçues et un code à Z bits identifiant le châssis d'où est parti le signal de donnée d'interruption à X bits tel qu'il a été déterminé à partir de l'intervalle de temps dans la période de trame dans laquelle le signal de donnée d'interruption à X bits a été reçu. Ce signal à Y bits est transmis au microprocesseur pour traitement.
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