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1. (WO1998049623) PROTECTION DE L'ACCES A LA MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/049623    N° de la demande internationale :    PCT/GB1998/000344
Date de publication : 05.11.1998 Date de dépôt international : 03.02.1998
Demande présentée en vertu du Chapitre 2 :    23.11.1998    
CIB :
G06F 12/14 (2006.01)
Déposants : ARM LIMITED [GB/GB]; 90 Fulbourn Road, Cherry Hinton, Cambridge CB1 4JN (GB)
Inventeurs : SEGARS, Simon, Anthony; (GB)
Mandataire : HORNER, David, Richard; D. Young & Co., 21 New Fetter Lane, London EC4A 1DA (GB)
Données relatives à la priorité :
9708822.3 30.04.1997 GB
Titre (EN) MEMORY ACCESS PROTECTION
(FR) PROTECTION DE L'ACCES A LA MEMOIRE
Abrégé : front page image
(EN)The present invention provides a data processing apparatus for controlling access to a memory having a plurality of memory locations for storing data values, each memory location having a corresponding address. The apparatus comprises address range storage for storing information identifying address ranges for a plurality of logical regions within said memory, and attribute storage for storing, for each logical region, attributes used to control access to memory locations within said logical region. In accordance with preferred embodiments, one or more of these logical regions may overlap with one another. Further, address comparator logic is provided for comparing an address issued by a processor corresponding to one of said memory locations with the address ranges for said plurality of logical regions, and, if one or more of the logical regions contains said address, for generating a signal indicating those logical regions containing said address. Attribute determination logic, responsive to the signal generated by the address comparator logic, is then used to apply predetermined priority criteria to determine which logical region containing said address has the highest priority, whereby the attributes in the attribute storage corresponding to that highest priority region are used for controlling access to the memory location specified by the address. In accordance with the present invention, overlapping logical regions may be defined, and relative priorities assigned to each logical region. If the processor specifies an address which falls within two or more logical regions, then the priority criteria are used to determine which logical region has the highest priority. Each logical region will have a number of attributesspecified for that region which are used to control the access to the memory locations within that logical region. Based on the determination of which region has the highest priority, the attributes for that high priority region are then used to control the access to the specific memory location specified by the processor.
(FR)L'invention concerne un dispositif informatique pour contrôler l'accès à une mémoire comportant plusieurs emplacements pour stocker des valeurs de données, une adresse étant affectée à chacun de ces emplacements de mémoire. Le dispositif comprend une zone de stockage de plages d'adresses contenant des informations identifiant les plages d'adresses de plusieurs régions logiques à l'intérieur de cette mémoire, ainsi qu'une zone de stockage d'attributs contenant, pour chaque région logique, les attributs servant à gérer l'accès aux emplacements à l'intérieur de cette région logique. Selon des modes de réalisation préférés, une ou plusieurs de ces régions logiques peuvent se chevaucher. De plus, une logique de comparaison d'adresses compare une adresse émise par un processeur correspondant à l'un des emplacements de mémoire aux plages d'adresses des régions logiques; si une ou plusieurs régions logiques contiennent cette adresse, cette logique produit un signal indiquant les régions logiques contenant l'adresse. La logique de détermination d'attributs, qui réagit au signal produit par la logique de comparaison d'adresses, applique alors des critères de priorité prédéfinis pour déterminer quelle région logique contenant cette adresse est prioritaire, les attributs dans la zone de stockage d'attributs correspondant à cette région de priorité supérieure servant à gérer l'accès à l'emplacement de mémoire indiqué par l'adresse. Selon la présente invention, on peut définir des régions logiques se chevauchant et affecter des priorités relatives à chaque région logique. Si le processeur indique une adresse située à l'intérieur de deux régions logiques ou plus, les critères de priorité servent à déterminer quelle région logique est prioritaire. Chaque région logique comportera un certain nombre d'attributs utilisés pour gérer l'accès aux emplacements de mémoire dans cette région logique. En fonction de la détermination de la région de priorité supérieure, les attributs pour cette région prioritaire seront utilisés pour gérer l'accès à l'emplacement de mémoire spécifique indiqué par le processeur.
États désignés : CN, IL, JP, KR, RU.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)