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1. (WO1998000776) UNITE DE COMMANDE D'ANTEMEMOIRE DANS UNE INTERFACE RAID
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1998/000776    N° de la demande internationale :    PCT/GB1997/001474
Date de publication : 08.01.1998 Date de dépôt international : 30.05.1997
Demande présentée en vertu du Chapitre 2 :    27.01.1998    
CIB :
G06F 3/06 (2006.01), G06F 12/08 (2006.01), G06F 13/40 (2006.01)
Déposants : LSI LOGIC CORPORATION [US/US]; 2001 Danfield Court, Fort Collins, CO 80525-2998 (US).
GILL, David, Alan [GB/GB]; (GB) (MG only)
Inventeurs : WEBER, Bret, S.; (US)
Mandataire : GILL, David, Alan; W.P. Thompson & Co., Celcon House, 289-293 High Holborn, London WC1V 7HU (GB)
Données relatives à la priorité :
08/673,654 28.06.1996 US
Titre (EN) CACHE MEMORY CONTROLLER IN A RAID INTERFACE
(FR) UNITE DE COMMANDE D'ANTEMEMOIRE DANS UNE INTERFACE RAID
Abrégé : front page image
(EN)The invention provides for a cache memory control architecture within a RAID storage subsystem which simplifies the migration and porting of existing ('legacy') control methods and structures to newer high performance cache memory designs. A centralized high speed cache memory (214) is controlled by a main memory controller circuit (212). One or more bus bridge circuits (206-210) adapt the signals from the bus architecture used by the legacy systems to the high speed cache memory (214). The bus bridge circuits (206-210) each adapt, for example, a PCI bus (256, 258, 260) used for a particular cache access purpose to the signal standards of an intermediate shared memory bus (250). The main memory controller circuit (212) adapts the signals applied to the intermediate shared memory bus (250) to the high speed cache memory bus (254). The hierarchical bus architecture permits older 'legacy' control methods and structures to be easily adapted to newer cache memory architectures. In addition, the centralized high speed cache memory (214) and associated legacy system busses serve to distribute the load of cache memory access over simultaneously operable busses. The cache memory architecture of the present invention therefore permits rapid porting and re-usability of older 'legacy' control methods and structures while permitting the overall cache memory performance to be scaled up to higher bandwidth demands of modern RAID subsystems.
(FR)L'invention concerne une architecture de commande d'antémémoire installée dans un sous-système de stockage de groupes redondants de disques bon marché, de type 'RAID' (Redundant Arrays for Inexpensive Disks), qui simplifie la migration et le portage de procédés et structures de commande existants ('légués') par rapport à des modèles plus récents d'antémémoire haute performance. Une antémémoire (214) haute vitesse, centralisée, est commandée par un circuit de commande principal (212). Un ou plusieurs circuits de passerelle de bus (206 - 210) mettent les signaux de l'architecture de bus utilisée par les systèmes 'légués', aux normes des signaux de l'antémémoire haute vitesse (214). Les circuits de passerelle de bus (206 - 210) adaptent chacun, par exemple, un bus PCI (256, 258, 260) utilisé pour un accès à l'antémémoire particulier aux normes des signaux d'un bus (250) de mémoire partagée intermédiaire. Le circuit principal (212) de l'unité de commande de la mémoire met les signaux dirigés sur le bus (250) de la mémoire partagée intermédiaire aux normes de signalisation du bus (254) de l'antémémoire haute vitesse. L'architecture hiérarchique du bus permet d'adapter facilement des procédés et structures de commande 'légués' plus anciens aux architectures d'antémémoire plus récentes. De plus, l'antémémoire haute vitesse centralisée (214) et les bus systèmes 'légués', associés, servent à répartir la charge de l'accès à l'antémémoire sur des bus pouvant fonctionner simultanément. L'architecture de l'antémémoire de la présente invention permet par conséquent un portage plus rapide et une réutilisation des procédés et structures de commande 'légués' plus anciens tout en faisant monter le rendement global de l'antémémoire par rapport à des demandes en largeur de bande plus élevées des sous-systèmes modernes de type RAID.
États désignés : AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN, YU.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, KE, LS, MW, SD, SZ, UG)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)