Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. WO1997043713 - CIRCUIT DE TEMPORISATION POUR MEMOIRE DE REMPLACEMENT

Numéro de publication WO/1997/043713
Date de publication 20.11.1997
N° de la demande internationale PCT/GB1997/001240
Date du dépôt international 08.05.1997
CIB
G11C 7/22 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
22Circuits de synchronisation ou d'horloge pour la lecture-écriture ; Générateurs ou gestion de signaux de commande pour la lecture-écriture
G11C 29/00 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
29Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
CPC
G11C 29/842
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
70Masking faults in memories by using spares or by reconfiguring
78using programmable devices
84with improved access time or stability
842by introducing a delay in a signal path
G11C 7/22
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
Déposants
  • MEMORY CORPORATION PLC [GB]/[GB] (AllExceptUS)
  • BRUCE, George, Ian, Copland [GB]/[GB] (UsOnly)
Inventeurs
  • BRUCE, George, Ian, Copland
Mandataires
  • CULLIS, Roger
Données relatives à la priorité
9609834.810.05.1996GB
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SUBSTITUTE MEMORY TIMING CIRCUIT
(FR) CIRCUIT DE TEMPORISATION POUR MEMOIRE DE REMPLACEMENT
Abrégé
(EN)
A semiconductor memory module comprises a main addressable memory (102) responsive to first and second timing signals to activate a selected memory cells therein and a substitute addressable memory (108) containing memory cells which are substitutable for faulty cells in the main memory (102). A controller (106) responsive to a received timing signal or received timing signals from a host computer (100) generates modified timing signals to accommodate tolerance variations in the substitute memory.
(FR)
La présente invention concerne un module de mémoire à semi-conducteur comprenant une mémoire principale adressable (102) sensible à un premier et un deuxième signal de temporisation pour activer des cellules mémoires choisies dans ladite mémoire principale, etune mémoire adressable de remplacement (108) contenant des cellules mémoires qui peuvent remplacer les cellules défectueuses de la mémoire principale (102). Un contrôleur (106) sensible à un ou plusieurs signaux de temporisation reçus depuis un ordinateur hôte (100) émet des signaux de temporisation modifiés permettant de tenir compte des variations de tolérance de la mémoire de remplacement.
Dernières données bibliographiques dont dispose le Bureau international