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1. WO1997018591 - ARCHITECTURE DE CELLULE DE CIRCUIT INTEGRE ET SYSTEME DE TRACES D'INTERCONNEXION

Numéro de publication WO/1997/018591
Date de publication 22.05.1997
N° de la demande internationale PCT/US1996/017984
Date du dépôt international 04.11.1996
Demande présentée en vertu du Chapitre 2 05.06.1997
CIB
H01L 27/02 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H01L 27/118 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04le substrat étant un corps semi-conducteur
10comprenant une pluralité de composants individuels dans une configuration répétitive
118Circuits intégrés à tranche maîtresse
CPC
H01L 27/0207
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
0203Particular design considerations for integrated circuits
0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
H01L 27/118
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
118Masterslice integrated circuits
H01L 2924/0002
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2924Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
0001Technical content checked by a classifier
0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Y10S 257/909
YSECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
10TECHNICAL SUBJECTS COVERED BY FORMER USPC
STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
257Active solid-state devices, e.g. transistors, solid-state diodes
909Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Déposants
  • IN-CHIP [US]/[US]
Inventeurs
  • GHEEWALA, Tushar, R.
Mandataires
  • ALLEN, Kenneth, R.
Données relatives à la priorité
08/557,47414.11.1995US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) INTEGRATED CIRCUIT CELL ARCHITECTURE AND ROUTING SCHEME
(FR) ARCHITECTURE DE CELLULE DE CIRCUIT INTEGRE ET SYSTEME DE TRACES D'INTERCONNEXION
Abrégé
(EN)
A CMOS cell architecture and routing technique is optimized for three or more interconnect layer cell based integrated circuits such as gate arrays. First (51) and second (52) layer interconnect lines are disposed in parallel and are used as both global interconnect lines and interconnect lines internal to the cells. Third layer interconnect lines (53) extend transverse to the first two layer interconnects and can freely cross over the cells. Non-rectangular diffusion regions, shared gate electrodes, judicious placement of substrate contact regions, and the provision for an additional small transistor for specific applications are among numerous novel layout techniques that yield various embodiments for a highly compact and flexible cell architecture. The overall result is significant reduction in the size of the basic cell, lower power dissipation, reduced wire trace impedance, and reduced noise.
(FR)
L'invention a trait à une optimisation d'une architecture de cellule MOS complémentaire et d'une technique de tracés d'interconnexion et ce, pour trois circuits intégrés à cellule à couche d'interconnexion ou davantage, des réseaux de portes prédiffusées par exemple. On dispose en parallèle une première (51) et une deuxième (52) ligne d'interconnexion de couche que l'on utilise à la fois comme lignes globales d'interconnexion et comme lignes d'interconnexion internes aux cellules. Une troisième (53) série de lignes d'interconnexion de couche, qui est placée transversalement aux deux premières interconnexions de couche, peut librement traverser les cellules. Des régions de diffusion non rectangulaires, des électrodes de portes partagées, un positionnement convenable des régions de contact de substrat et la mise en place d'un petit transistor supplémentaire pour des applications spécifiques, figurent parmi les nombreuses nouvelles techniques d'implantation donnant lieu à diverses réalisations en matière d'architecture de cellules très compactes et très souples. Il en résulte, dans l'ensemble, une diminution importante de la taille de la cellule de base, un abaissement de la dissipation d'énergie ainsi qu'une réduction de l'impédance des tracés conducteurs et du bruit.
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