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1. WO1994007242 - MEMOIRE RAPIDE REDONDANTE

Numéro de publication WO/1994/007242
Date de publication 31.03.1994
N° de la demande internationale PCT/US1993/004231
Date du dépôt international 05.05.1993
CIB
G11C 29/00 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
29Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
CPC
G11C 29/846
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
70Masking faults in memories by using spares or by reconfiguring
78using programmable devices
84with improved access time or stability
846by choosing redundant lines at an output stage
Déposants
  • ATMEL CORPORATION [US]/[US]
Inventeurs
  • PATHAK, Saroj
  • ROSENDALE, Glen, A.
  • PAYNE, James, E.
Mandataires
  • SCHNECK, Thomas
Données relatives à la priorité
949,42121.09.1992US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) HIGH SPEED REDUNDANT MEMORY
(FR) MEMOIRE RAPIDE REDONDANTE
Abrégé
(EN)
A memory circuit (10) in which redundant cell groups are located in a second memory bank (14; 88) to replace any defective cell groups present in a first memory bank (12; 86). Each bank has its own address decoders (16, 18; 90, 92, 94, 96) and read/write circuits. When an address corresponding to a defective cell group is received, the first bank is enabled as usual, while a fast logic circuit (40; 100) enables the second bank, so that both banks are simultaneously enabled. A signal (32; 102) is transmitted by the logic circuit to an output selector (20; 98) where data from a redundant cell group in the second bank is selected for output (34; 84). The time needed to detect an address corresponding to a defective cell group, is masked by the longer time required by the decoders and sense amplifiers of the respective banks.
(FR)
L'invention concerne un circuit mémoire (10) dans lequel des groupes de cellules redondantes destinés à remplacer tout groupe de cellules défectueux dans une première matrice mémoire (12, 18) sont situés dans une deuxième matrice mémoire (14, 88). Chaque matrice possède ses propres décodeurs d'adresse (16, 18, 90, 92, 94, 96) et circuits de lecture/écriture. Lorsqu'une adresse correspondant à un groupe de cellules défectueux est reçue, la première matrice est activée alors qu'un circuit logique rapide 940,100) active la deuxième matrice de façon que ces matrices soient activées simultanément. Un signal (32, 102) est envoyé par le circuit logique à un sélecteur de sortie (20, 98) dans lequel des données provenant d'un groupe de cellules redondant de la seconde matrice sont sélectionnées par sortie (34, 84). Le temps nécessaire pour détecter une adresse correspondant à un groupe de cellules défectueux est masqué par le temps plus long requis par les décodeurs et les amplificateurs de détection des matrices respectives.
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