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1. WO1994007199 - ALIGNEUR DE VOIE DE DONNEES A ACCES DIRECT A LA MEMOIRE, ET ADAPTATEUR DE RESEAU L'UTILISANT

Numéro de publication WO/1994/007199
Date de publication 31.03.1994
N° de la demande internationale PCT/US1993/008840
Date du dépôt international 17.09.1993
Demande présentée en vertu du Chapitre 2 18.04.1994
CIB
G06F 5/00 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
5Procédés ou dispositions pour la conversion de données, sans modification de l'ordre ou du contenu des données manipulées
G06F 13/28 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
20pour l'accès au bus d'entrée/sortie
28utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
G06F 13/40 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38Transfert d'informations, p.ex. sur un bus
40Structure du bus
CPC
G06F 13/28
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
20for access to input/output bus
28using burst mode transfer, e.g. direct memory access ; DMA; , cycle steal
G06F 13/4013
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4004Coupling between buses
4009with data restructuring
4013with data re-ordering, e.g. Endian conversion
G06F 5/00
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
5Methods or arrangements for data conversion without changing the order or content of the data handled
Déposants
  • 3COM CORPORATION [US]/[US]
Inventeurs
  • PETERSEN, Brian
  • LO, Lai-Chin
  • BROWN, David, R.
Mandataires
  • HAYNES, Mark, A.
Données relatives à la priorité
07/947,05518.09.1992US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) DMA DATA PATH ALIGNER AND NETWORK ADAPTOR UTILIZING SAME
(FR) ALIGNEUR DE VOIE DE DONNEES A ACCES DIRECT A LA MEMOIRE, ET ADAPTATEUR DE RESEAU L'UTILISANT
Abrégé
(EN)
A data path aligner transfer data from an input having N byte lanes with byte enable bits to an outpout having N byte lanes. The aligner includes first stage (S1(0) - S1(2)) having N-1 selector/registers, and a second stage (S2(0) - S2(3)) having N selector/registers. Each of the N-1 selector/registers S1(i) in the first stage has inputs including input lanes L(j) for j going from i+1 to n. Each of the selector/registers S2(i) in the second stage has inputs including input lanes L(k) for k going from i to o, and for selector/registers S2(i) for i less than or equal to N-2, the inputs include the output of a first stage selector/register S1(i). The outputs of the second stage selector/registers supply data selected from the respective inputs to output segment lanes. All of these selector/registers are controlled by a common select signal derived from a data path offset, and all selector/registers are clocked by a common clock.
(FR)
Un aligneur de voie de données transfère des données à partir d'une entrée comprenant N couloirs d'octets avec des bits de validation d'octets, vers une sortie comprenant N couloirs d'octets. L'aligneur comprend un premier étage (S1(0)-S1(2)) comportant N-1 sélecteurs/registres, et un second étage (S2(0)-S2(3)) comportant N sélecteurs/registres. Chacun des N-1 sélecteurs/registres S1(i) dans le premier étage comprend des entrées comportant des couloirs d'entrée L(j), lorsque j est compris entre i+1 et n. Chacun des sélecteurs/registres (S2(i)) du second étage comprend des entrées comportant des couloirs d'entrée L(k), lorsque k est compris entre i et o, et, en ce qui concerne les sélecteurs/registres (S2(i)), lorsque i est inférieur ou égal à N-2, les entrées comprennent la sortie d'un sélecteur/registre (S1(i)) du premier étage. Les sorties des sélecteurs/registres du second étage fournissent des données choisies dans les entrées respectives à des couloirs de segment de sortie. Tous ces sélecteurs/registres sont commandés par un signal de sélection commun dérivé d'un décalage de voie de données, et les sélecteurs/registres sont synchronisés par une horloge commune.
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