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1. (WO1993019471) DISPOSITIF SEMICONDUCTEUR NON VOLATIL
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/019471 N° de la demande internationale : PCT/JP1993/000363
Date de publication : 30.09.1993 Date de dépôt international : 25.03.1993
CIB :
G11C 16/14 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
10
Circuits de programmation ou d'entrée de données
14
Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
Déposants :
SEIKO EPSON CORPORATION [JP/JP]; 4-1, Nishi-Shinjuku 2-chome Shinjuku-ku Tokyo 163, JP (JP)
MARUYAMA, Akira [JP/JP]; JP (UsOnly)
Inventeurs :
MARUYAMA, Akira; JP
Mandataire :
INOUE, Hajime ; 5th Floor, Pearl-Ogikubo Bldg. 24-2, Ogikubo 5-chome Suginami-ku Tokyo 167, JP
Données relatives à la priorité :
4/6701325.03.1992JP
Titre (EN) NONVOLATILE SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR NON VOLATIL
Abrégé :
(EN) A nonvolatile semiconductor device wherein the range of the threshold potential of a flash EEPROM is made adequate and its verifying operation is simplified. In memory transistors (1-4) and a dummy memory transistor (5), the potentials of source lines SL and DSL are set respectively to Vpp and Vpp1 and those of word lines WL1, WL2 and DWL are set to the GND level, and their erasings are performed. When the erasing operations progress, the threshold potential of the dummy memory transistor (5) lowers earlier than the others. Therefore, by sensing only the threshold of the dummy memory transistor, the verifiying operation can be executed. Also, by sensing the threshold of the dummy memory transistor beforehand, over-erasing operation can be prevented.
(FR) Dispositif semiconducteur non volatil dans lequel la plage de potentiel seuil d'une mémoire flash EEPROM est rendue adéquate, et dont l'opération de vérification est simplifiée. Dans les transistors de mémorisation (1-4) et dans un transistor de mémorisation fictif (5), les potentiels des lignes de source SL et DSL sont réglés respectivement sur Vpp et Vpp1, et ceux des lignes de mots WL1, WL2 et DWL sont réglés sur le niveau terre, avant que l'effacement ne s'effectue. Lorsque les opérations d'effacement sont en cours, le potentiel seuil du transistor de mémorisation fictif (5) s'abaisse plus tôt que les autres. Par conséquent, il est possible de procéder à la vérification en ne détectant que le seuil du transistor de mémorisation fictif. De même, il est possible de prévenir l'effacement excessif en détectant préalablement le seuil du transistor de mémorisation fictif.
États désignés : JP, US
Langue de publication : Japonais (JA)
Langue de dépôt : Japonais (JA)
Également publié sous:
US5463587JP3318929