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1. WO1989006013 - PROCEDE D'ECHANGE D'INFORMATION DANS UN SYSTEME MULTIPROCESSEUR

Numéro de publication WO/1989/006013
Date de publication 29.06.1989
N° de la demande internationale PCT/FR1988/000608
Date du dépôt international 09.12.1988
CIB
G06F 12/08 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
CPC
G06F 12/0813
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0806Multiuser, multiprocessor or multiprocessing cache systems
0813with a network or matrix configuration
Déposants
  • CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (CNRS [FR]/[FR] (AllExceptUS)
  • LITAIZE, Daniel [FR]/[FR] (UsOnly)
  • SALINIER, Jean-Claude [FR]/[FR] (UsOnly)
  • MZOUGHI, Abdelaziz [TN]/[FR] (UsOnly)
  • ELKHLIFI, Fatima-Zahra [MA]/[FR] (UsOnly)
  • LALAM, Mustapha [DZ]/[FR] (UsOnly)
  • SAINRAT, Pascal [FR]/[FR] (UsOnly)
Inventeurs
  • LITAIZE, Daniel
  • SALINIER, Jean-Claude
  • MZOUGHI, Abdelaziz
  • ELKHLIFI, Fatima-Zahra
  • LALAM, Mustapha
  • SAINRAT, Pascal
Mandataires
  • BARRE, Philippe
Données relatives à la priorité
87/1810314.12.1987FR
Langue de publication français (FR)
Langue de dépôt français (FR)
États désignés
Titre
(EN) PROCESS FOR EXCHANGING INFORMATION IN A MULTIPROCESSOR SYSTEM
(FR) PROCEDE D'ECHANGE D'INFORMATION DANS UN SYSTEME MULTIPROCESSEUR
Abrégé
(EN)
A multiprocessor system comprises a core memory (RAM), processing units (CPU1-CPUn), each provided with a cache memory (MCj), a directory (RGj) and a management processor (PGj). The core memory (RAM) is connected to an assembly of shift registers (RDM1-RDMn) in such a way as to permit, in a cycle of said memory, a parallel transfer, by reading or writing, of data blocks. Each cache memory (MCj) is connected to a shift register (RDPj) in such a way as to permit a parallel transfer by reading or writing, of data blocks. An assembly of series connections (LS1-LSn) is provided between the assembly of memory shift registers and the assembly of processor shift registers to permit the transfer of data blocks between each pair of associated registers (RDMj-RDPj). The addresses of the data blocks can be transmitted between processor (CPUj) and core memory (RAM) either by said series connections or by a common address bus (BUS A). The architecture according to the invention makes it possible to provide a large number of processing units while obtaining a high output from each processor.
(FR)
L'invention concerne un système multiprocesseur du type comprenant une mémoire centrale (RAM), des processeurs de traitement (CPU1-CPUn), chacun doté d'une mémoire-cache (MCj), d'un répertoire (RGj) et d'un processeur de gestion (PGj). La mémoire centrale (RAM) est connectée à un ensemble de registres à décalages (RDM1-RDMn) de façon à permettre, en un cycle de cette mémoire, un transfert parallèle en lecture ou écriture des blocs d'informations. Chaque mémoire-cache (MCj) est reliée à un registre à décalage (RDPj), de façon à permettre un transfert parallèle en lecture ou écriture des blocs d'informations. Un ensemble de liaisons séries (LS1-LSn) est prévu entre l'ensemble des registres à décalage mémoires et l'ensemble des registres à décalage processeurs, pour permettre le transfert de blocs d'informations entre chaque paire de registres associés (RDMj-RDPj). Les adresses des blocs d'informations peuvent être transmises entre processeur (CPUj) et mémoire centrale (RAM), soit par l'entremise de ces liaisons séries, soit par un bus commun d'adresses (BUSA). L'architecture conforme à l'invention permet de prévoir un nombre élevé de processeurs de traitement, tout en bénéficiant d'un rendement élevé pour chaque processeur.
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