WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO1988004809) SYSTEME DE COMMANDE DE COPROCESSEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/1988/004809 N° de la demande internationale : PCT/JP1987/000982
Date de publication : 30.06.1988 Date de dépôt international : 15.12.1987
CIB :
G06F 15/167 (2006.01) ,G06F 9/38 (2006.01)
Déposants : KURAKAKE, Mitsuo[JP/JP]; JP (UsOnly)
KINOSHITA, Jiro[JP/JP]; JP (UsOnly)
FANUC LTD[JP/JP]; 3580, Shibokusa Aza-Komanba Oshino-mura Minamitsuru-gun, Yamanashi 401-05, JP (AllExceptUS)
Inventeurs : KURAKAKE, Mitsuo; JP
KINOSHITA, Jiro; JP
Mandataire : HATTORI, Kiyoshi; Hattori Patent Office Horiei Center Bldg., 3-9 Motoyokoyamacho 2-chome Hachioji-shi, Tokyo 192, JP
Données relatives à la priorité :
61/30728623.12.1986JP
Titre (EN) SYSTEM FOR CONTROLLING COPROCESSORS
(FR) SYSTEME DE COMMANDE DE COPROCESSEURS
Abrégé :
(EN) A system for controlling coprocessors having a host processor (1) and a coprocessor (4). Provision is made of a program memory (6) for making direct access to the coprocessor (4) and a shared RAM (5) for making access to both the host processor and the coprocessor. The host processor (1) writes onto the shared RAM (5) the operational command and data that are to be processed, and the coprocessor (4) reads the operational command and data, performs the commanded operation using the program memory (6) and writes the arithmetic result onto the shared RAM (5). The host processor reads out the arithmetic result that is written onto the shared RAM (5).
(FR) Système de commande de coprocesseurs comprenant un processeur hôte (1) et un coprocesseur (4). Est prévue une mémoire de programme (6) autorisant un accès direct au coprocesseur (4) et une mémoire vive (RAM) partagée (5) autorisant un accès tant au processeur hôte qu'au coprocesseur. Le processeur hôte (1) écrit dans la RAM partagée (5) le commandes et les données opératives destinés à être traitées, et le coprocesseur (4) lit les commandes et les données opératives, exécute l'opération commandée en utilisant la mémoire de programme (6) et écrit le résultat arithmétique dans la RAM partagée (5). Le processeur hôte lit le résultat arithmétique écrit dans la RAM partagée (5).
États désignés : US
Office européen des brevets (OEB (DE, FR, GB)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)