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1. WO1986003634 - SYSTEME DE DETECTION ET DE CORRECTION D'ERREURS

Numéro de publication WO/1986/003634
Date de publication 19.06.1986
N° de la demande internationale PCT/US1985/002443
Date du dépôt international 10.12.1985
CIB
H03M 13/19 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
MCODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
13Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes
03Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source
05utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information
13Codes linéaires
19Correction d'une seule erreur sans utiliser les propriétés particulières des codes cycliques, p.ex. codes de Hamming, codes de Hamming étendus ou généralisés
G06F 11/00 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
11Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
CPC
G06F 11/008
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
008Reliability or availability analysis
H03M 13/19
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING; DECODING; CODE CONVERSION IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
05using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
13Linear codes
19Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
Déposants
  • NCR CORPORATION [US]/[US]
Inventeurs
  • GOLDSBURY, Timothy, Gene
  • SCHMIDT, Carson, Thomas
Mandataires
  • DUGAS, Edward @
Données relatives à la priorité
681,34713.12.1984US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) ERROR DETECTION AND CORRECTION SYSTEM
(FR) SYSTEME DE DETECTION ET DE CORRECTION D'ERREURS
Abrégé
(EN)
An error detection and correction system includes a data transmission bus (196, 198) for transmitting data signals and error correction code (ECC) signals between a memory (28) and a processing unit (10). The ECC signals are in accordance with a modified Hamming code. An error detection and correction circuit (264) corrects single bit errors in data read from the memory (28). Also connected to the bus (196, 198) is a single bit error detection circuit (262) including a plurality of parity generators arranged to receive the data signals and selected ECC signals and adapted, when a single bit error is detected, to cause the blocking of a clock generator (94) thereby interrupting the operation of the processing unit (10). After a predetermined time period sufficient to enable the error detection and correction circuit (264) to correct the single bit error, operation of the clock generator (94) is resumed. The transmission bus includes a pair of individual buses (196, 198) and if both buses are utilized in a memory fetch operation, the error detection and correction circuit (264) operates successively on the data carried on the individual buses (196, 198).
(FR)
Un système de détection et de correction d'erreurs comprend un bus de transmission de données (196, 198) pour transmettre des signaux de données et des signaux de code de correction d'erreurs (CCE) entre une mémoire (28) et une unité de traitement (10). Les signaux CCE sont conformes à un code Hamming modifié. Un circuit de détection et de correction d'erreurs (264) corrige des erreurs à un seul bit dans des données lues dans la mémoire (28). Est également connecté au bus (196-198). Un circuit de détection d'erreurs à un seul bit (262) comprenant une pluralité de générateurs de parité disposés de manière à recevoir les signaux de données et les signaux CCE choisis et adaptés, lorsqu'une erreur à un seul bit est détectée, pour provoquer le bloquage d'un générateur à horloge (94), interrompant ainsi le fonctionnement de l'unité de traitement (10). Après une période déterminée à l'avance, suffisante pour permettre au circuit de détection et de correction d'erreurs (264) de corriger l'erreur à un seul bit, le fonctionnement du générateur à horloge (94) reprend. Le bus de transmission comprrend deux bus individuels (196, 198) et si les deux bus sont utilisés dans une opération de recherche en mémoire, le circuit de détection et de correction d'erreurs (264) agit successivement sur les données portées sur les bus individuels (196, 198).
Également publié en tant que
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