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1. (WO1981002798) SYSTEME D"ORDINATEUR ET INTERFACE POUR CELUI-CI
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1981/002798    N° de la demande internationale :    PCT/AU1981/000032
Date de publication : 01.10.1981 Date de dépôt international : 18.03.1981
CIB :
G06F 13/374 (2006.01), G06F 15/16 (2006.01)
Déposants :
Inventeurs :
Données relatives à la priorité :
62616/80 22.09.1980 AU
Titre (EN) COMPUTER SYSTEM AND INTERFACE THEREFOR
(FR) SYSTEME D"ORDINATEUR ET INTERFACE POUR CELUI-CI
Abrégé : front page image
(EN)A concurrent processing system utilizes a generalized linearly expandable data transfer bus architecture to tightly couple data processors memory and I/O devices. The system is suitable for multiple instruction multiple data processing, and operates by transmitting and receiving complete transaction codes fully identifying the target device by specifying a process code. Data processing memories 3 and I/O devices may be dynamically assigned to a process by specifying the process code thus providing great flexibility in utilization of system resources. Processors, memories and I/O devices are connected together by means of interfaces which are connected to a bidirectional bus. The complete data transaction preferably occurs during one clock period, although four additional clock periods are used to complete a bus transaction, namely, arbitration, match recognition, data validation and acknowledgement of receipt. All the interfaces examine each transaction on the bus simultaneously, and allow the transaction to pass to a device or I/O; if control registers in the interfaces correspond to those of the transaction. The five bus transactions are overlapped in time so that a data transfer may occur with each clock cycle resulting in a data pipeline system of very high data transfer rates.
(FR)Systeme de traitement de donnees concurrent utilisant une architecture de bus de transfert de donnees generalise pouvant etre etendue de maniere lineaire pour coupler etroitement la memoire des processeurs de donnees et les dispositifs d"entree/sortie. Le systeme convient pour le traitement de donnees multiples par des instructions multiples, et fonctionne en transmettant et recevant des codes de transaction complets identifiant completement le dispositif cible en specifiant un code de traitement. Des memoires de traitement de donnees (3) et des dispositifs d"entree/sortie peuvent etre assignes dynamiquement a un traitement en specifiant le code de traitement ce qui permet d"obtenir une grande flexibilite dans l"utilisation des ressources du systeme. Les processeurs, les memoires et les dispositifs d"entree/sortie sont relies par des interfaces qui sont connectees a un bus bidirectionnel. La transaction de donnees complete a lieu de preference pendant une periode d"horloge, bien que quatre periodes d"horloge supplementaires soient utilisees pour completer une transaction de bus, notamment, l"arbitrage, la reconnaissance de correspondance, la validation de donnees et l"accuse de reception. Toutes les interfaces examinent chaque transaction sur le bus simultanement, et permettent le passage de la transaction a un dispositif ou a une entree/sortie si les registres de commande dans les interfaces correspondent a ceux de la transaction. Les cinq transactions de bus se recouvrent dans le temps de maniere qu"un transfert de donnees peut se verifier a chaque cycle d"horloge ce qui permet d"obtenir un systeme de pipeline de donnees possedant des vitesses de transfert de donnees tres elevees.
États désignés :
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)