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1. (WO1980002624) DISPOSITIF DE MEMOIRE A SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION
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明 ' 細 書

発明の名称

半導体メ モ リ装置及びその製造方法 .

技術分野

本発明は半導体メ モ リ装置、特に 1 トランジスタ、 1 キヤハ。シタメモリセル及びその製造方法に関する も のである。

背景技術

1 トランジスタ、 1 キヤハ。シタメモリセルでは、 第 1 図に示 した様に 1 ケの MOS トランジスタ( 1 )と 記憶容量 ( 2 ) とで 1 ビットを構成しているので、 1 トランジスタ、 1 キヤノシタメモリセルはダィナミ

V クメモリの中では-最も簡単 回路構成でめ る。

1 図に示 した様に、 それぞれの MOS トランジスタ

( 1 )はそのゲー トをワード線(W ) に接続し、ソース を ビット線( B )に接続している。ワード線 ( W ) と ビ ット線( B ) とは平面図で見て直角に交叉 している 1 トランジスタ、 1 キヤハ0 シタメモリセルの 1 ピツー トの構造の一例を第 2 A 図及び B 図に示す

上記 1 ビットのそれぞれ平面図及び斬面図を示す 第 2 A 図及び第 2 B 図で、 参照数字 3 , 4 及び 5 は それぞれキ ヤハ。シタ電極、二.酸化シリコンからなる キ ャパシタ用絶縁膜、シリコン基板中の電荷蓄積部 を示す。

前記、 キヤハ。シタ電極( 3 )、絶緣膜( 4 )、電荷蓄積部 ( 5 )は MOS ダイオードを構成し、キヤ シタ竃極 ( 3 )、絶縁膜( 4 )及び電荷蓄積部 ( 5 ) の容量は MOS ダイオードによる容量である。このキヤシタ電極 に印加される電圧が、 この MOS ダイォー ド( 5 )の しきい値電圧以上である と電荷蓄積部の導電型が反 転して電荷が蓄積される 。ゲート電極 ( 6 ) の付勢及 び除勢に よ って電荷蓄積部 ( 5 )からソース( 7 )へ の電荷の移動が生じ、 その移動の有無に よって 0 又 は 1 の情報を認知する ものである 。

メ モリセルの各々は周囲を厚い絶籙膜 ( 8 )によつ て囲まれ、 隣接する メモリセルと分離されて る。

B は MOS トランスタのソース( 7 ) を相互に接続 する ト線である 。グー ト電極( 6 )は第 2 A図及 び第 2 B 図で示されたヮ ー ド線(W) の一部と ¾つて る 。キヤ シタ電極( 3 ) の上方にゲ一ト電極(6) がォ—パー ラップしている半導体メ モリ装置のメ モ リ セルは米国特許第 3, 9 9 6, 65 8号にて公知である こ の様 従来の構造のメ モ リセルでは、キヤシ タ用絶椽膜 ( 4 )は酸化膜を用いる事が一般的である が、 酸化膜の破壊電界が 2 Zcmな し 5 /cmである ため酸化膜厚を現状の厚さである 2 0 0 し 500 よ 薄 くする事は困難である 。 この為絶緣膜の単 位面積当 !)の容量をある程度以上大き くする事は困

OMPI

難であ !)、これがメモリセルを小型化するための最 大の制約と なつて ^る Ο

メ モリセルの製造のためには、 フォト .リングラフ ィ ¾ζ衛を用 たマ スク合わせ工程を数回繰 ]?返 し行 な う。その場合にマスク合せの誤差を見込ま ねば ¾ らず、 その誤差分のみ広 面積を必要とする 。

特に多結晶シ リ コンからなるキヤハ0 シタ電極(3 ) のハ°タ ーンニングすわち境界画定はメ モ リセルの 面積に とつて重要である 。前工程の分離用絶縁膜 ( 8 ) のハ0ターンニングが絶縁膜( 8 ) の理論:位置から ずれる と、 キャハ0 シタ用絶縁膜( 4 ) の面積が所要面 積 よ ]?小さくるる場合もあ ]?、そうするとキヤハ0 シ タ が所要容量よ ]3 減少するために、 必要る最小絶緣 膜面積を F とするとマスク合せの最大誤差 R を考慮 して、 F + R のハ0 ターン面積に形成する必要がある 。 そのために、 ビ ク 当 ]? の所要面積は増加する 。 ' 発明の開示

本発明は上記の様 小型化を阻害する従来の半導 体メ モリ装置の問題点を解消せ しめて高集積化半導 体メ モリ装置を提供する ことを目的としてる。

本発明はセ ルファラィメントによって小型の半導 体メ モリ-装置を製造する ととを他の.目的と している 。

メ モリセルのそれぞれが 1 個のトランジスタ及び

1 個の記憶容量領域を含ん.でな る半導体メ モ リ装置

の篼徵は、 それぞれの記憶容量領域が、 (a)窒化シ リ コ ン膜を含んで る キヤハ0 シタと、(b) キヤハ。シタ電 極と、 (c)前記キヤハ。シタ下方の電荷蓄積-領域と、を 含んでな ]?、 この領域は半導体への不純物導入に よ ]?予め反転せしめ られている こと、及びそれぞれの メモリセルが直交する方向に延びる厚い絶縁膜と フ ィールド · シールド層との組合わせによ相互に分 離されている ことにある。

本発明の半導体メ モ リ装置ではキヤハ。シタ用絶緣 膜と して窒化シ リコン膜( S i 3N4 :) が用いられて るので、 またその誘電率は二酸化シ リコン膜(Si02) に比 し、誘電率が 1- 5 〜 2 倍大きくなるので、二酸 化シ リコン膜キヤハ。シタに比べて小面積で大きなキ ャハ。シタを形成する ことが可能である 。しかし窒化 シ リコン膜を使用する とキヤハ。シタンスが大きくる る反面、 窒化 シリコン膜は二酸化シ リコン膜よ 結 晶性が悪 ので シリコン基板との界面が若干不規則 にる るるどの理由に よ ])、界面のしき 値 ( Vth ) が高 くなる。ことで Vth が高くなると Vth の電圧に 相当する電荷は シ リコン基板表面に蓄積され .い為、 蓄積電荷量は減少 して しまう。しきい値( Vth ) を -.低く安定. kする .ぇめに電荷蓄積部はィ-ォン注入 又 は拡散法 どによ シリコン基板と反対導電型の不 純物を該蓄積部に導入する こどによ ]3 予め反転され

て る。 - フィールド · シールド層は多結晶シリコンの導電 線であ ]? 、両隣 のシリコン基板領域を-カツト才フ する分離帯と して動作せ しめる 。フィールド · シ, ル ドは、常時、接地電位、 パ ックケ、、一トイァス電 位又は上記力 ッ トオフを実現しうる電位に接続され る

本発明に よ る半導体メ モリ装置の製造方法は、 第 一導電型を有する半導体基板上に複数の厚 絶縁膜 が第 1 方向に延びる よ うに形成し、前記半導体基板 上の前記厚 絶緣膜の間に薄い絶縁膜を形成 し、(a) フ ィールド · シールド層用第 1 導電層及び(b) ヮード ラ イン用第 2 導電層を、 前記第 1 方向と実質的に直 交する第 2 方向に沿 って延びる ように、同時に形成 し、 第 1 及び第 2 導電層をマスク として前記薄い絶 緣膜を除去 しそ して前記半導体基板の数部分を表出 させ、 この表出部に、 前記第 1 及び第 2 多導電層を マ スクとして第 2 導電型の不純物を導入 して電荷蓄 積領域を形成 し、 そして電荷蓄積領域上に窒化シ リ コ ン膜によるキヤハ0 シタ絶縁膜及びキヤハ0 シタ電極 を形成する工程を含んでいる。

本発明方法による と、 フィーノレド · シールド層は

MOS トランジスタのゲ一ト電極と同時に多結晶シリ コ ンをハ0 ターンユングして形成せしめ、またキヤハ0

OMPI

シタは上記ハ。ターンニングとセルァラインで形成せ しめるため、 キ ヤハ。シタの面積はキヤハ。シタ電極の ハ。ターン - ング精度に関係な く絶えず一定と 、 従来の ように最小ハ。ターン面積 F に加えてマ スク合 せの誤差 R を考慮する必要はな く、以降キヤハ。シタ 用絶縁膜を形成する、 フ ィールド ' シールド層とゲ 一 ト電極間の空間を最小ハ°タ ー ン面積 F のみで充分 ハ。タ一ユングでき、かつそれと同時に容量部と なる 部分に第 1 及び第 2 導電層のハ0タ ーンニングとセル フ ァラインで基板と逆導電型の不純物を導入する事 がで きその為誘電率の高い窒化シ リコン膜をキヤハ。 シ タ絶縁膜として使用でき るため メモリセルの単位 面積当 D の容量が高 ぐ る。 · .

フ ィールド · シールド層はゲート電極と同時に形 成され、 その後セ ル ファラインでキヤハ0 シタ部に基 板と逆導電型の不純物層が形成されその上に窒化シ リ コン膜キヤハ° シタ電極を形成できるので上記の製 造方法は、 従来の工程 と比べて何ん ら工程を追加す る ことも 。

図面の簡単な説明

第 1 図は 1 トランジスタ、 1 キヤハ。シターメモリ セ ルの回路例である。

第 2 A 及び 2 B 図は従来の 1 トランジスタ、 1 キ ャ ハ0 シターメモリセルの図、それぞれ平面図及び断

、 W-ir V,,/rp 面図である 。

第 3 A , 3 B 及び 3 C 図は本発明の一実施態様に 係る メモリセルのそれぞれ平面図、 第 3 A 図 B - B 線の断面図及び第 3 Α図 C - C線の断面図である 。

第 4 A ないし 4 E図は本発明方法の一実施態様に 係る メモリセルの製造段階を示す図面である。

発明を実施するための最良の形態 ,

以下、 本発明の 1 トランジスタ、 1 - キヤハ0 シタ メ モリセルの一実施態様を第 3 A , 3 B及び 3 C 図 を参照 して詳細に説明する。

第 3 A 図の平面図、 及び第 3 B 図のビット線方向 の断面図、 及び第 3 C 図のワード線方向の断面図は メ モリセルを図示したもので、記憶容量領域はキ ヤ ハ0シタ電極 ( 1 3 )と、窒化シリコンからる絶縁膜 ( 1 4 )と、 シリコン基板( 1 0 )の導電型(第 1 導電 型 )とは反対導電型 (第 2 導電型)の拡散層すなわ ち電荷蓄積領域 ( 1 5 )とによ ])形成されて る。ビ ッ ト線方向の 1 5 - 1 、 1 5 - 2 の 2 ビットのメモ リ セルが第 3 B 図に図示されてお ]? 多結晶 シリコン か らなるフィールド · シールド線( 2 0 )を介在せし めて相互に分離 している 。ビット線方向と直交する ワ ード.線方向の 1 5 — 1 、 1 5 - 3 の 2 ビットのメ モ リセル(第 3 A図)は厚絶緣膜( 1 8 )によ ]3 相 互に分離されている 。

OMPI

多結晶シ リコンからなるワード線( 1 6 )は MOS ト ランジスタのゲート電極とっている部分と、隣接- トランジスタのこれらの電極を相互に接続する導電 線部分とか らな ]?、後者は厚い絶縁膜 ( 1 8 )上を前 者は薄 絶緣膜 ( 24 )上にある 。

上記の如 く相互に分離されている メモリセルのキ ャハ。シタ電極( 1 3 )上に絶縁膜( 2 1 )を被着し、こ れに MOS トランジスタのソース領域( 1 7 )を表出す る 開孔を形成 し、そしてソース領域( 1 7 )を相互に 接続する ビ ットライン( 22 )を絶緣膜( 21 )上に形 成する 。

上記メ モ リセルでは、電荷蓄積領域( ί 5 )の面積 は、 第 1 方向(ビット線方向)に伸びる厚い絶緣膜 ( 図示せず )の一対と、 第 2 方向(ワード線方向) に伸びる MOS トランジスタのゲ一ト電極( 1 6 )と、 第 2 方向に伸びる フィールド · シールド層( 2 0 )と、 に よ D囲まれた矩形表面領域の面積よ U若干大き く って る。 これ らの絶緣膜、 ゲー ト電極及び フィ ー ルド · シールド層を分離境界 と総称する 。さらに、 キ ヤハ。シタ用絶綠膜( 1 4 )及びキヤハ。シタ電極(13) は分離境界に囲まれたシ リコン基板の表面を完全に 被覆 してお !)、またキヤハ0 シタ電極( 1 3 )及び絶緣 膜 ( 1'4 )の末端は分離境界上にある。 よって、キヤ ペ シタ電極( 1 3 )のハ0 ターンニンク、精度は、この電

O PI WIPO

極 ( 1 3 )から絶緣膜( 1 4 )に加えられる電荷の量を 決めるのではな く、単に電極 ( 1 3 )の末端を決める ' に過ぎ い。

フ ィールド,シールド層( 2 0 )下方の絶縁膜

( 24' )は厚さ及び材質がゲー ト絶緣膜 ( 24 )のもの と 同じであるので、絶緣膜 ( 24' )はゲート絶縁膜

( 24 )と同時に形成で き、 絶縁膜 ( 24' ) の形成のた めには MOS トランジスタと比較して余計な工程が必 要でない。

厚 絶.縁膜 ( 1 8 )及び窒化シリコンの絶縁膜(14) の厚さはそれぞれ 5 00 0ない し 2 0 0 0 0 及び 200

い し 5 0 0 が好ま し 。個々の電荷蓄積領域又 は個々 の窒化膜 ( 1 4 )の面積は窒化膜の容量が 6 4 k ビットのメモリセルにつて最低 0. 0 2 pFに ¾る よ うにすることが好ましい。

本発明の製造方法を第 4 A な し 4 E 図の工程順 図に よ 1)説明する 。尚、第 4 A ないし 4 E図は第 3 B 図と同様のビット線方向の断面図面である 。 先づ メ モリセル分離の厚い絶綠膜 ( 1 8 ) ( 第 3 A及び 3 B 図参照、 第 4 A ¾い し 4 E図には図示されていな い )をシリコン基板( 1 0 )上に第 1 方向(ビット線 方向 )に形成し、次に—、厚い絶緑膜( 1 8 )が作られ て ない部分には薄い絶縁膜 ( 1 9 ) ( 第 4 A図) ¾ 形成する。 厚い絶緣膜 ( 1 8 )は公知の局部酸化法に

OMFI _ よって、一方二酸化ケイ 素の薄 絶縁膜 ( 1 9 )は公 知の、 熱酸化法に よ って形成され.る。

次に CVD法 どを用いて多結晶 シ リコン層を絶緣 膜 ( 1 8 )及び( 1 9 )が形成されているシリコン基板 ( 1 0 )上に、被着せ しめ、そして第 4 B 図に示すよ うに該多結晶 シリコン層をハ。ターンニンク、して、ゲ 一 ト電極 ¾含むワ ー ド線( 1 6 )とフィールド · シー ル ド層( 20 )を同時に形成する。 ワード線( 1 6 )及 び フィールド · シールド層は第 1 方向と実質的に直 交する第 2 方向 (ヮード線方向)に延在してお ]? 、 ま た厚 絶録膜 ( 1 8 ) ( 図示されているい )をまた ^で る。

次に第 4 C 図に示す様に露出 した絶録膜 ( 1 9 )を エ ッチング除去した後 \ 第 4 D 図に示す様にシ リコ ン基板 ( 1 0 )の第 1 導電型とは反対導電型 (第 2 導 電型 )の不純物を、 絶緣膜 ( 1 9 )の除丟によ ])表出 したシ リコン基板( 1 0 )に導入することによ!)、電 荷蓄積用拡散層 ( 1 5 )と MOS トランジスタのソース 域 ( 1 7 )とを同時に形成する 。不純物の導入のため には拡散法又はィ オン注入法を使用する ことがで き O

次に第 4 D 図に示す様に窒化シ リコンの薄層及び 多結晶 シリコン層を逐次シ リコン基板( 1 0 )上に被 着させ、 そ してハ。ターン - ングして、近接する 2 つ

VvIFO の メモ—リセル( 1 5 - 1 , 1 5 - 2 ) の多結晶シリ コンのキヤタシタ電極( 1 3 )及び窒化シリコン膜の キ ヤハ0 シタ用絶縁膜( 1 4 )を形成する。多結晶シリ コ ンのキヤハ0 シタ電極( 1 3 )及び窒化シリコン膜の 絶縁膜 ( 1 4 )のハ。ターンニング精度は、窒化シリコ ンの薄層の容量に全 く影響を与えない。

各拡散層 ( 1 5 )と各窒化シ リコンの絶縁膜( 1 4 ) と の間に二酸化シ リ コンの薄膜(図示せず)を介在 せ しめても差しつかえる い。 しかしこの二酸化シ リ コ ン膜によ ]? キヤハ0 シタの厚さが増大するために二 酸化シ リコン膜の厚さはで きるだけ薄い方が よい。

次に第 4 E 図に示す様に絶緣膜 ( 2 1 )を第 4 A る し 4 D 図の製造ェ程を経たシ リ コン基板( 10 )の 全面に被着させ、 次に MOS トランジスターのソース 域 ( 1 7 )に窓開きを行 ¾ 、次いで蒸着法又はス ハ。 ッ タ一法によってアルミニウムを被着し、ハ0 ターン ニ ングしてソース域( 1 7 )の電極を含むピッ. ト線 B を形成する。

産業上の利用可能性

本発明はキ ヤハ。シタ用窒化シリコン膜とフィール ド · シールド層とを利用して高集積化に最適な構造 と した】 トランジスタ、 1 キヤノシターメモリセル を従来 と同様に簡便る製造方法にて製造する ことが で きるので、従来よ ]? も一層小型化され、 集積度を

向上せ しめ I C や LS i の製造に工業上利用で き る。

本発明は電荷の移送及び蓄積が P 又は N チヤネル ( P 又は N導電型拡散層 )内にて実現される何れの メモリセルにも適用できることはいうまでもない。

O FI IP\J~